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參數(shù)資料
| 型號(hào)： | XRT84L38 |
| 廠商： | Exar Corporation |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁(yè)數(shù)： | 437/453頁(yè) |
| 文件大小： | 2982K |
| 代理商： | XRT84L38 |
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XRT84L38
417
REV. 1.0.1
OCTAL T1/E1/J1 FRAMER
selected in Interrupt Control Register (ICR). Otherwise, a write-to-clear operation by the microprocessor is
required to reset these status indicators.
The table below shows the Receive ABORT Sequence and Receive IDLE Flag Sequence status bits of the
Data Link Status Register.
DATA LINK STATUS REGISTER (DLSR) (INDIRECT ADDRESS = 0XNAH, 0X06H)
Finally, the LAPD Controller generates Frame Check Sequence Error (FCS_ERR) interrupt when an erroneous
frame check sequence is detected at the end of a message or an IDLE flag is received that is not octet aligned.
To enable this interrupt, the Frame Check Sequence Error Detection Enable bit of the Data Link Interrupt
Enable Register (DLIER) have to be set. In addition, the HDLC Controller Interrupt Enable bit of the Block
Interrupt Enable Register (BIER) needs to be one.
The table below shows configurations of the Frame Check Sequence Error Detection Enable bit of the Data
Link Interrupt Enable Register.
DATA LINK INTERRUPT ENABLE REGISTER (DLIER) (INDIRECT ADDRESS = 0XNAH, 0X07H)
When the Frame Check Sequence Error Detection interrupt enable bits is set and an erroneous frame check
sequence is detected at the end of a message, the LAPD Controller changes the Frame Check Sequence
Error Detection status bits of the Data Link Status Register (DLSR). This status indicator is valid until the Data
Link Status Register is read. Reading this register clears the associated interrupt if Reset Upon Read is
selected in Interrupt Control Register (ICR). Otherwise, a write-to-clear operation by the microprocessor is
required to reset this status indicator.
The table below shows the Frame Check Sequence Error Detection status bits of the Data Link Status
Register.
DATA LINK STATUS REGISTER (DLSR) (INDIRECT ADDRESS = 0XNAH, 0X06H)
13.2.4.1.2
Step 2: Find out the next available receive data link buffer
When the LAPD Controller is receiving MOS message, the received message octets are written to the next
available receive data link buffer. The user is recommended to read Receive Data Link Byte Count Register for
next available receive data link buffer number.
B
IT
N
UMBER
B
IT
N
AME
B
IT
T
YPE
B
IT
D
ESCRIPTION
1
Receive ABORT
Sequence
RUR /
WC
0 - There is no BOS ABORT sequence received in the data link channel.
1 - The HDLC Controller receives MOS ABORT sequence in the data link
channel.
0
Receive IDLE Flag
Sequence
RUR /
WC
0 - The message received in the data link channel is BOS message.
1 - The message received in the data link channel is MOS message.
B
IT
N
UMBER
B
IT
N
AME
B
IT
T
YPE
B
IT
D
ESCRIPTION
2
Frame Check
Sequence Error
Detection Enable
R/W
0 - The Frame Check Sequence Error Detection interrupt is disabled.
1 - The Frame Check Sequence Error Detection interrupt is enabled.
B
IT
N
UMBER
B
IT
N
AME
B
IT
T
YPE
B
IT
D
ESCRIPTION
2
Frame Check
Sequence Error
Detection
RUR /
WC
0 - There is no FCS error detected in the data link channel.
1 - The HDLC Controller receives an erroneous FCS in the data link chan-
nel.
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PDF描述 |
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