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參數(shù)資料
| 型號(hào)： | XRT84L38 |
| 廠商： | Exar Corporation |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁(yè)數(shù)： | 247/453頁(yè) |
| 文件大?。?/td> | 2982K |
| 代理商： | XRT84L38 |
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XRT84L38
227
REV. 1.0.1
OCTAL T1/E1/J1 FRAMER
Payload and signaling data of Channel 0-3 are multiplexed onto the Receive Serial Data pin of Channel 0.
Payload and signaling data of Channel 4-7 are multiplexed onto the Receive Serial Data pin of Channel 4. The
Receive Single-frame Synchronization signal of Channel 0 pulses HIGH at the beginning of the frame with data
from Channel 0-3 multiplexed together. The Receive Single-frame Synchronization signal of Channel 4 pulses
HIGH at the beginning of the frame with data from Channel 4-7 multiplexed together.
The table below summaries the clock frequencies of RxSerClk_n input when the framer is operating in
multiplexed High-speed Back-plane mode.
When the frame is running at High-speed Back-plane Interface mode other than the 1.544Mbit/s data rate, the
Receive Single-frame Synchronization signal could pulse HIGH or LOW indicating boundaries of DS1 frames.
The Receive Synchronization Pulse Low bit of the Receive Interface Control Register (TICR) determines
whether the Receive Single-frame Synchronization signal is HIGH active or LOW active.
The table below shows configurations of the Receive Synchronization Pulse LOW bit of the Receive Interface
Control Register (RICR).
RECEIVE INTERFACE CONTROL REGISTER (RICR) (INDIRECT ADDRESS = 0xn0H, 0x22H)
Throughout the discussion of this datasheet, we assume that the Receive Single-frame Synchronization signal
pulses HIGH unless stated otherwise.
The following sections discuss details of how to operate the framer in different Back-plane interface speed
mode and how to connect the Receive Payload Data Output Interface block to the local Terminal Equipment.
5.1.3.1
T1 Receive Input Interface - MVIP 2.048 MHz
When the Receive Multiplex Enable bit is set to zero and the Receive Interface Mode Select [1:0] bits are set to
01, the Receive Back-plane interface of framer is running at a data rate of 2.048Mbit/s.
The interface consists of the following pins:
Data input (RxSer_n)
Receive Serial Clock Input signal (RxSerClk_n)
Receive Single-frame Synchronization Input signal (RxSync_n)
Receive Input Clock (RxInClk_n)
RECEIVE MULTIPLEX ENABLE BIT = 1
R
ECEIVE
I
NTERFACE
M
ODE
S
ELECT
B
IT
1
R
ECEIVE
I
NTERFACE
M
ODE
S
ELECT
B
IT
0
B
ACK
-
PLANE
I
NTERFACE
D
ATA
R
ATE
R
X
S
ER
C
LK
0
0
Multiplexed 12.352Mbit/s
12.352 MHz
0
1
Bit-multiplexed 16.384Mbit/s
16.384 MHz
1
0
HMVIP 16.384Mbit/s
16.384 MHz
1
1
H.100 16.384Mbit/s
16.384 MHz
B
IT
N
UMBER
B
IT
N
AME
B
IT
T
YPE
B
IT
D
ESCRIPTION
3
Receive
Synchronization
Pulse LOW
R/W
0 - The Receive Single-frame Synchronization signal will pulse HIGH indicat-
ing the beginning of a DS1 frame when the High-speed Back-plane Interface
is running at a mode other than the 1.544Mbit/s.
1 - The Receive Single-frame Synchronization signal will pulse LOW indicat-
ing the beginning of a DS1 frame when the High-speed Back-plane Interface
is running at a mode other than the 1.544Mbit/s.
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