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參數(shù)資料
| 型號： | XRT84L38 |
| 廠商： | Exar Corporation |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 308/453頁 |
| 文件大?。?/td> | 2982K |
| 代理商： | XRT84L38 |
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XRT84L38
288
OCTAL T1/E1/J1 FRAMER
REV. 1.0.1
from Channel 0-3 multiplexed together. The Receive Single-frame Synchronization signal of Channel 4 pulses
HIGH at the beginning of the frame with data from Channel 4-7 multiplexed together.
The table below summaries the clock frequencies of RxSerClk_n input when the framer is operating in
multiplexed High-speed Back-plane mode.
RECEIVE MULTIPLEX ENABLE BIT = 1
When the frame is running at High-speed Back-plane Interface mode other than the 2.048Mbit/s data rate, the
Receive Single-frame Synchronization signal could pulse HIGH or LOW indicating boundaries of E1 frames.
The Receive Synchronization Pulse Low bit of the Receive Interface Control Register (TICR) determines
whether the Receive Single-frame Synchronization signal is HIGH active or LOW active.
The table below shows configurations of the Receive Synchronization Pulse LOW bit of the Receive Interface
Control Register (RICR).
RECEIVE INTERFACE CONTROL REGISTER (RICR) (INDIRECT ADDRESS = 0XN0H, 0X22H)
Throughout the discussion of this datasheet, we assume that the Receive Single-frame Synchronization signal
pulses HIGH unless stated otherwise.
The following sections discuss details of how to operate the framer in different Back-plane interface speed
mode and how to connect the Receive Payload Data Output Interface block to the local Terminal Equipment.
6.2.3.1
E1 Receive Input Interface - MVIP 2.048 MHz
When the Receive Multiplex Enable bit is set to zero and the Receive Interface Mode Select [1:0] bits are set to
01, the Receive Back-plane interface of framer is running at a data rate of 2.048Mbit/s.
The interface consists of the following pins:
Data input (RxSer_n)
Receive Serial Clock Input signal (RxSerClk_n)
Receive Single-frame Synchronization Input signal (RxSync_n)
Receive Input Clock (RxInClk_n)
Receive Time-slot Indication clock (RxTSClk_n)
Receive Time Slot indicator bits (RxTSb[4:0]_n)
The Receive Back-plane interface is pumping out data through RxSer_n at an E1 equivalent data rate of
2.048Mbit/s. The local Terminal Equipment supplies a free-running 2.048MHz clock to the Receive Serial
R
ECEIVE
I
NTERFACE
M
ODE
S
ELECT
B
IT
1
R
ECEIVE
I
NTERFACE
M
ODE
S
ELECT
B
IT
0
B
ACK
-
PLANE
I
NTERFACE
D
ATA
R
ATE
R
X
S
ER
C
LK
0
0
-
-
0
1
Bit-multiplexed 16.384Mbit/s
16.384 MHz
1
0
HMVIP 16.384Mbit/s
16.384 MHz
1
1
H.100 16.384Mbit/s
16.384 MHz
B
IT
N
UMBER
B
IT
N
AME
B
IT
T
YPE
B
IT
D
ESCRIPTION
3
Receive Syn-
chronization
Pulse LOW
R/W
0 - The Receive Single-frame Synchronization signal will pulse HIGH indicating
the beginning of an E1 frame when the High-speed Back-plane Interface is run-
ning at a mode other than the 2.048Mbit/s.
1 - The Receive Single-frame Synchronization signal will pulse LOW indicating
the beginning of an E1 frame when the High-speed Back-plane Interface is run-
ning at a mode other than the 2.048Mbit/s.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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| XRT84L38-SL38PCI | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| XRT85L61 | 制造商:EXAR 制造商全稱:EXAR 功能描述:BITS (BUILDING INTEGRATED TIMING SUPPLY) CLOCK EXTRACTOR |
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