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參數(shù)資料
| 型號(hào)： | XRT84L38 |
| 廠商： | Exar Corporation |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁(yè)數(shù)： | 296/453頁(yè) |
| 文件大?。?/td> | 2982K |
| 代理商： | XRT84L38 |
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XRT84L38
276
OCTAL T1/E1/J1 FRAMER
REV. 1.0.1
The table below shows configurations of the Receive Clock Inversion bit of the Receive Interface Control
Register (RICR).
RECEIVE INTERFACE CONTROL REGISTER (RICR) (INDIRECT ADDRESS = 0XN0H, 0X22H)
Throughout the discussion of this datasheet, we assume that serial data transition happens on rising edge of
the Receive Serial Clock unless stated otherwise.
The Receive Single-frame Synchronization signal is either input or output. When configure as input, it indicates
beginning of an E1 frame. When configure as output, it indicates end of an E1 frame.
The Receive Multi-frame Synchronization signal is an output pin from XRT84L38 indicating end of an E1 multi-
frame.
By connecting these signals with the local Terminal Equipment, the Receive Payload Data Output Interface
routes received payload data from the Receive Framer Module to the local Terminal Equipment.
6.2.2
Brief Discussion of the Receive Payload Data Output Interface Block Operating at XRT84V24
Compatible 2.048Mbit/s mode
The incoming Receive Payload Data is taken into the framer from the LIU interface using the Recovered
Receive Line Clock. The payload data is then routed through the Receive Farmer Module and presented to the
Receive Payload Data Output Interface through the Receive Serial Data output pin (RxSer_n). This data is
then clocked out using the Receive Serial Clock (RxSerClk_n).
There is a two-frame (512 bits) elastic buffer between the Receive Framer Module and the Receive Payload
Data Output Interface. This buffer can be enabled or disabled via programming the Slip Buffer Enable [1:0] bits
in Slip Buffer Control Register (SBCR).
The following table shows configurations of the Slip Buffer Enable [1:0] bits in Slip Buffer Control Register.
SLIP BUFFER CONTROL REGISTER (SBCR) (INDIRECT ADDRESS = 0XN0H, 0X16H)
If the Slip Buffer is not in bypass mode, then the user has the option of either providing the Receive Single-
Frame Synchronization pulse or getting the Receive Single-Frame Synchronization pulse on frame boundary
at the RxSync_n pin. The Slip Buffer Receive Synchronization Direction bit of the Slip Buffer Control Register
(SBCR) determines whether the Receive Single-Frame Synchronization signal is input or output. The table
B
IT
N
UMBER
B
IT
N
AME
B
IT
T
YPE
B
IT
D
ESCRIPTION
3
Receive Clock
Inversion
R/W
0 - Serial data transition happens on rising edge of the Receive Serial Clock.
1 - Serial data transition happens on falling edge of the Receive Serial Clock.
B
IT
N
UMBER
B
IT
N
AME
B
IT
T
YPE
B
IT
D
ESCRIPTION
1-0
Slip Buffer
Enable
R/W
00 - Slip Buffer is bypassed. The Receive Payload Data is passing from the
Receive Framer Module to the Receive Payload Data Output Interface directly
without routing through the Slip Buffer. The Receive Serial Clock signal
(RxSerClk_n) is an output.
01 - The Elastic Store (Slip Buffer) is enabled. The Receive Payload Data is
passing from the Receive Framer Module through the Slip Buffer to the Receive
Payload Data Output Interface. The Receive Serial Clock signal (RxSerClk_n) is
an input.
10 - The Slip Buffer acts as a FIFO. The FIFO Latency Register (FLR) deter-
mines the data latency. The Receive Payload Data is passing from the Receive
Framer Module through the FIFO to the Receive Payload Data Output Interface.
The Receive Serial Clock signal (RxSerClk_n) is an input.
11 - Slip Buffer is bypassed. The Receive Payload Data is passing from the
Receive Framer Module to the Receive Payload Data Output Interface directly
without routing through the Slip Buffer. The Receive Serial Clock signal
(RxSerClk_n) is an output.
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PDF描述 |
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