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參數(shù)資料
| 型號(hào)： | PTM1300 |
| 廠商： | NXP Semiconductors N.V. |
| 英文描述： | Programmable Media Processor |
| 中文描述： | 可編程的媒體處理器 |
| 文件頁數(shù)： | 93/533頁 |
| 文件大?。?/td> | 6857K |
| 代理商： | PTM1300 |
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Philips Semiconductors
Video In
PRODUCT SPECIFICATION
6-3
6.2
CLOCK GENERATOR
The VI block can operate in two distinct clocking modes,
as controlled by the VI_CLOCK control register (see
Figure 6-11
).
SELFCLOCK = 0: ‘External clocking mode’.
This is
the most common mode of operation. In this mode, the
VI_CLK pin is an asynchronous clock input. All other in-
puts are sampled on positive edges of the VI_CLK clock
signal. On-chip synchronizers ensure reliable asynchro-
nous capture. This mode can be combined with DIAG-
MODE, in which case the EVO clock acts as the asyn-
chronous clock source. In external clocking mode, the
value of DIVIDER is ignored.
SELFCLOCK = 1: ‘Internal clocking mode”.
This
mode is typically intended for use with external A/D con-
verters or other sources that require a clock. In this
mode, VI_CLK is an output pin. Positive edges of
VI_CLK are used to sample all other inputs. The gener-
ated clock frequency can be programmed using the DI-
VIDER field in the VI_CLOCK register.
On RESET, VI_CLOCK is set to zero, i.e. external clock-
ing mode is the default with DIVIDER ignored.
VI_DATA[7:0]
VI_DATA[8]
VI_DATA[9]
VI_DVALID
VI_CLK
TM1300 2
logic ‘1’
VO_DATA[7:0]
(STMSG) VO_IO1
(ENDMSG) VO_IO2
VO_CLK
TM1300 1
Figure 6-2. VI unit connected to an EVO unit of another TM1300.
VI_DATA[7:0]
VI_DVALID
VI_CLK
IIC_SCL
IIC_SDA
TM1300
logic ‘1’
VI_DATA[9:8]
GND
VPO[15:8]
LLC
SCL
SDA
SAA7111
Analog video
1–2 S-VHS Y/C
1–4 CVBS
To other I
2
C devices
I
2
C bus
24.576 MHz
Figure 6-3. VI unit connected to a video decoder.
VI_DATA[9:0]
VI_DVALID
VI_CLK
TM1300
logic ‘1’
Analog video
10-bit Video A/D
Figure 6-4. VI connected to a 10-bit video A/D converter.
f
VICLK
f
DIVIDER
=
相關(guān)PDF資料 |
PDF描述 |
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