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參數(shù)資料
| 型號： | PTM1300 |
| 廠商： | NXP Semiconductors N.V. |
| 英文描述： | Programmable Media Processor |
| 中文描述： | 可編程的媒體處理器 |
| 文件頁數(shù)： | 238/533頁 |
| 文件大?。?/td> | 6857K |
| 代理商： | PTM1300 |
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TM1300 Data Book
Philips Semiconductors
16-4
PRODUCT SPECIFICATION
transfer, the DSPCPU must refrain from writing to the
IIC_AR.COUNT bitfield until a message is complete.
Completion is indicated by the RBC bitfield decrementing
to zero.
16.4.4
The I
2
C control register contains control information re-
quired for enabling
I
2
C
transfers. This register is used to
enable and clear interrupt sources which normally occur
during
I
2
C
operation. The four interrupt sources de-
scribed in the section on the IIC_SR register are enabled
and cleared through the IIC_CR register. The enable bit-
fields are:
IIC_CR Register
GD_IEN
— Enable for normal transfer complete
interrupt.
F_IEN
— Enable for IIC_DR data service request
interrupt.
SANACK_IEN
— Enable for slave address not
acknowledged interrupt. This is an error interrupt.
SDNACK_IEN
— Enable for slave data not acknowl-
edged interrupt. An addressed slave receiver has
refused to accept the last byte transmitted to it. This
is handled as an error interrupt.
In addition to the interrupt enable bits, the IIC_CR con-
tains interrupt clear bits associated with each of the inter-
rupt sources in the IIC_SR register. These IIC_CR inter-
rupt clear bits are defined as:
CLRGDI
— Clear bit for the GDI interrupt in the
IIC_SR register. Writing a ‘1’ to this bit clears the GDI
interrupt.
CLRFI
— Clear bit for the FI interrupt in the IIC_SR
register. Writing a ‘1’ to this bit clears the FI interrupt.
CLRSANACKI
— Clear bit for the SANACKI interrupt
in the IIC_SR register. Writing a ‘1’ to this bit clears
the SANACKI interrupt.
CLRSDNACKI
— Clear bit for the SDNACKI interrupt
in the IIC_SR register. Writing a ‘1’ to this bit clears
the SDNACKI interrupt.
The remaining bitfield of the IIC_CR register is:
ENABLE
— Master enable for I
2
C serial interface.
ENABLE must be set equal to ‘1’ to transfer any bits
from the I
2
C interface block. Writing a ‘0’ to the
ENABLE bit effectively resets the entire I
2
C interface,
including all status and interrupt flag bits. A transfer
in progress is aborted and the byte currently trans-
ferred is lost.
Note:
For writes, Reserved1, 2, 3 and 4 bitfields
MUST always be written with ‘0’s.
16.5
I
2
C SOFTWARE OPERATION MODE
I
2
C software operation mode is intended for use by soft-
ware I
2
C or similar algorithm implementations. In this
case, the SCL and SDA pins are fully controlled and ob-
Table 16-7. IIC_CR Register
Bits
Field Name
Definition
31
GD_IEN
Enable for normal transfer complete
interrupt
Enable for IIC_DR data service
request interrupt
Enable for slave address not
acknowledged interrupt
Enable for slave data not acknowl-
edged interrupt. An addressed slave
receiver has refused to accept the
last byte transmitted to it
Always write ‘0’s to these bits.
(See Note1)
Clear bit for the GDI interrupt in the
IIC_SR register. Writing a ‘1’ to this
bit clears the GDI interrupt
Clear bit for the FI interrupt in the
IIC_SR register. Writing a ‘1’ to this
bit clears the FI interrupt
Clear bit for the SANACKI interrupt
in the IIC_SR register. Writing a ‘1’ to
this bit clears the SANACKI interrupt.
Clear bit for the SDNACKI interrupt
in the IIC_SR register. Writing a ‘1’ to
this bit clears the SDNACKI inter-
rupt.
Always write ‘0’s to these bits.
(See Note1)
SW_MODE_EN 0 (power-on/reset default) - Normal
I2C hardware operating mode.
1 - Enable software operating mode.
The I
2
C pins are entirely controlled
by user writes to the ‘sda_out’ and
‘scl_out’ register bits.
SDA_OUT
Enabled by sw_mode_en. This bit is
used by sw to manually control the
external I
2
C SDA data pin. Bit polar-
ity is:
1 = SDA pad pulled low
0 = SDA pad left open drain
30
F_IEN
29
SANACK_IEN
28
SDNACK_IEN
27:26
Reserved1
25
CLRGDI
24
CLRFI
23
CLRSANACKI
22
CLRSDNACKI
21:6
Reserved2
10
7
6
SCL_OUT
Enabled by sw_mode_en. This bit is
used by sw to manually control the
external I
2
C SCL clock pin. Bit polar-
ity is:
1 = SCL pad pulled low
0 = SCL pad left open drain
Always write ‘0’s to these bits.
(See Note1)
Always write ‘0’s to these bits.
(See Note1)
I
2
C serial interface enable
5:2
Reserved3
1
Reserved4
0
ENABLE
Table 16-7. IIC_CR Register (Continued)
Bits
Field Name
Definition
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PTM1300AEBEA | Programmable Media Processor |
| PTN3331 | High speed differential line driver |
| PTN3332 | High speed differential line receiver |
| PTN3332D | High speed differential line receiver |
| PTN3332DH | High speed differential line receiver |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PTM1300AEB | 制造商:Advanced Interconnections Corp 功能描述: |
| PTM1300AEBEA | 制造商:PHILIPS 制造商全稱:NXP Semiconductors 功能描述:Programmable Media Processor |
| PTM1300EBEA | 制造商:NXP Semiconductors 功能描述: |
| PTM1300FBEA | 制造商:PHILIPS 制造商全稱:NXP Semiconductors 功能描述:Programmable Media Processor |
| PTM1404 NC199 | 制造商:Alpha Wire Company 功能描述:CBL 4COND 14AWG NC 5000=5000' |
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