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參數資料
| 型號： | PTM1300 |
| 廠商： | NXP Semiconductors N.V. |
| 英文描述： | Programmable Media Processor |
| 中文描述： | 可編程的媒體處理器 |
| 文件頁數： | 190/533頁 |
| 文件大?。?/td> | 6857K |
| 代理商： | PTM1300 |
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TM1300 Data Book
Philips Semiconductors
13-2
PRODUCT SPECIFICATION
13.3
BOOT HARDWARE OPERATION
The TM1300 boot sequence begins with the assertion of
the reset signal TRI_RESET#. After reset is de-asserted,
only the system boot block, I
2
C, and PCI interfaces are
allowed to operate. In particular, the DSPCPU and the in-
ternal data highway bus will remain in the reset state until
they are explicitly released during the boot procedure. In
autonomous boot, the system boot block is responsible
for releasing the DSPCPU and highway from reset. In
host-assisted boot, the boot logic releases the highway
from reset and the TM1300 software driver (which runs
on the host processor) releases the DSPCPU from reset.
The system boot block operation is illustrated in a flow
chart shown in
Figure 13-2
.
13.3.1
Boot Procedure Common to Both
Autonomous and Host-Assisted
Bootstrap
There should be no other I
2
C master active from reset
until boot EEPROM load completes. The system boot
procedure begins by loading a few critical pieces of infor-
mation from the serial EEPROM. This part of the proce-
dure is common to both autonomous and host-assisted
bootstrapping. See
Table 13-2
for a summary and
Table 13-5
for full bit-accurate EEPROM layout details.
The first byte of the EEPROM is read using a serial clock
equal to BOOT_CLK/1000, which is guaranteed to be
less than 100 kHz. After reading the first byte, which con-
tains the actual BOOT_CLK rate as well as the EEPROM
speed capability, the boot block proceeds to read subse-
quent bytes at the highest valid speed.
The number of lines in the EEPROM device should be ‘0’
in case of a 128-byte device and ‘1’ for larger devices.
The SDRAM aperture size should be set to the smallest
size that is larger than or equal to the actual size of
SDRAM connected to TM1300. The SDRAM aperture
size information is forwarded to the PCI interface for use
in host BIOS configuration, as described in
Section
13.4.2, “Stage 2: Host-System PCI Configuration.”
The BOOT_CLK speed bits should be set to match the
closest rounded up frequency of the external clock cir-
cuit, i.e. for an external clock of 40 MHz or 50 MHz the
value should be 10. This field, together with the EE-
PROM maximum clock speed bit are used to decide the
best possible divider ratio for generation of the I
2
C clock,
as shown in
Table 13-3
. In addition, the delay actions in
Figure 13-2
are
taken
based
BOOT_CLK value.
The EEPROM maximum clock speed bit is set to match
the speed grade of the serial EEPROM device.
The test mode bit should always be set to ‘0’. It is only set
to one for factory ATE testing.
The Subsystem ID and Subsystem Vendor ID data has
no meaning to the TM1300 hardware; its meaning is en-
tirely software defined. The value is loaded by the sys-
on
the
specified
tem boot block from the EEPROM and published in the
PCI configuration space register at offset 0x2C to pro-
vide the 16-bit Subsystem ID and Subsystem Vendor ID
values. These values are used by driver software to dis-
tinguish the board vendor and product revision informa-
tion for multiple board products based on the TM1300
chip. Refer to
Section 11.6.12, “Subsystem ID, Sub-
Table 13-2. Information Loaded During First Part of
Bootstrapping Procedure
Information
Size
Interpretation
Number of lines in
EEPROM device
1 bit
0
1
128 lines
256 or more lines
000 1 MB
001 1 MB
010 2 MB
011 4 MB
100 8 MB
101 16 MB
110 32 MB
111 64 MB
00
100 MHz
01
75 MHz
10
50 MHz
11
33 MHz
0
100 KHz
1
400 KHz
0
normal operation
1
rapid ATE testing
Value is copied to Sub-
system ID register in PCI
configuration space.
Value is copied to Sub-
system Vendor ID regis-
ter in PCI config space.
Value is simply written to
the MM_CONFIG regis-
ter; see
Section 12.6.1,
“MM_CONFIG Register.”
Value is simply written to
the PLL_RATIOS regis-
ter; see
Section 12.6.2,
“PLL_RATIOS Register.”
0
host-assisted
1
autonomous
0
PCI_CLK taken
from outside
1
use on-chip XIO
PCI_CLK clock
generator
Note: MUST be set
if no external PCI
clock is supplied
0
not prefetchable
1
prefetchable
SDRAM aperture size
3 bits
BOOT_CLK speed
2 bits
I
2
C clock speed
1 bit
Test mode
1 bit
Subsystem ID
16 bits
Subsystem Vendor ID
16 bits
MM_CONFIG register
initialization
20 bits
PLL_RATIOS register
initialization
8 bits
Autonomous/host-
assisted boot
1 bit
Enable internal
PCI_CLK
1 bit
SDRAM prefetchable
1 bit
相關PDF資料 |
PDF描述 |
|---|---|
| PTM1300AEBEA | Programmable Media Processor |
| PTN3331 | High speed differential line driver |
| PTN3332 | High speed differential line receiver |
| PTN3332D | High speed differential line receiver |
| PTN3332DH | High speed differential line receiver |
相關代理商/技術參數 |
參數描述 |
|---|---|
| PTM1300AEB | 制造商:Advanced Interconnections Corp 功能描述: |
| PTM1300AEBEA | 制造商:PHILIPS 制造商全稱:NXP Semiconductors 功能描述:Programmable Media Processor |
| PTM1300EBEA | 制造商:NXP Semiconductors 功能描述: |
| PTM1300FBEA | 制造商:PHILIPS 制造商全稱:NXP Semiconductors 功能描述:Programmable Media Processor |
| PTM1404 NC199 | 制造商:Alpha Wire Company 功能描述:CBL 4COND 14AWG NC 5000=5000' |
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