參數資料
型號： PTM1300
廠商： NXP Semiconductors N.V.
英文描述： Programmable Media Processor
中文描述： 可編程的媒體處理器
文件頁數： 193/533頁
文件大?。?/td> 6857K
代理商： PTM1300
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Philips Semiconductors
System Boot
PRODUCT SPECIFICATION
13-5
13.3.2
Initial DSPCPU Program Load for
Autonomous Bootstrap
In a system where TM1300 serves as the host CPU, the
system boot block performs an autonomous boot proce-
dure. For an autonomous boot, the system boot block
reads all the information described in
Section 13.3.1,
“Boot Procedure Common to Both Autonomous and
Host-Assisted Bootstrap,”
and then—because the au-
tonomous boot bit is set—continues reading information
from the EEPROM. After this part of the system boot pro-
cedure is done, the DSPCPU starts executing. See
Table 13-4
.
The DSPCPU bootstrap program byte count encodes the
number of bytes of DSPCPU program code contained in
the EEPROM(s). This 11-bit unsigned byte count can en-
code up to 2048 bytes, which is also the maximum
amount of EEPROM storage supported. The actual
amount of EEPROM available for the DSPCPU boot-
strap program is limited to 2000 bytes. Other information
consumes 47 bytes, and the DSPCPU code must be an
integral number of 32-bit words.
Four pairs of 32-bit MMIO-register addresses and values
follow the bootstrap program byte count. Each address
tells the boot block where in the 32-bit DSPCPU address
space to store the corresponding 32-bit value.
The
first
pair
initializes
MMIO_BASE sets the base address of the 2-MB MMIO-
register address aperture within the DSPCPU 32-bit ad-
dress space. All MMIO registers are addressed using an
offset that is relative to the value of MMIO_BASE. For
this pair, the address is required to be 0xEFF00400 be-
cause that is the default MMIO_BASE enforced when
TM1300 is reset. The new value for MMIO_BASE is en-
coded in the corresponding value.
The DRAM_BASE address/value pair determine the
base address of the SDRAM address aperture within the
32-bit DSPCPU address space. The address must be
equal to 0x100000 plus the new value of MMIO_BASE
set previously in the boot procedure. The DRAM_BASE
value must be naturally aligned given the rounded DRAM
aperture size, i.e. a 6 MB DRAM aperture should start on
a 8 MB address multiple.
The DRAM_LIMIT address/value pair determine the ex-
tent of the SDRAM address aperture. The address must
be
equal
to
0x100004
MMIO_BASE set previously in the boot procedure. The
value in DRAM_LIMIT should be 1 higher than the ad-
dress of the last valid byte of SDRAM memory, and must
be a 64 KB multiple.
The DRAM_CACHEABLE_LIMIT address/value pair de-
termine the extent of the cacheable aperture of the
SDRAM address space. The address must be equal to
0x100008 plus the value of MMIO_BASE set previously
in the boot procedure. The cacheable aperture always
begins at the address value in DRAM_BASE; the value
in DRAM_CACHEABLE_LIMIT is one higher than the
address of the last byte of cacheable SDRAM memory,
and must be a 64 KB multiple. It is safe to initially set the
value
of
DRAM_CACHEABLE_LIMIT
the
MMIO_BASE.
The
plus
the
new
value
of
equal
to
DRAM_LIMIT. The RTOS can, if desired, change the val-
ue later.
The next 32-bit value in boot EEPROM memory is a copy
of the DRAM_BASE value encoded previously. The sys-
tem boot hardware loads the DSPCPU bootstrap pro-
gram into SDRAM starting at DRAM_BASE.
The bytes of the DSPCPU bootstrap program follow the
copy of the SDRAM_BASE value. The bootstrap pro-
Table 13-4. Information Loaded During Second Part
of Bootstrapping Procedure for Autonomous Boot
Information
Size
Interpretation
DSPCPU bootstrap pro-
gram byte count n
11 bits up to 500 32-bit words
(2048 bytes less 47 header
bytes)
32 bits Value must be
0xEFF00400
32 bits Value is simply written to
0xEFF00400 to determine
new base address of 2-MB
MMIO register aperture
within 32-bit DSPCPU
address space
32 bits MMIO_BASE + 0x100000
32-
bits
DRAM_BASEtodetermine
base address of SDRAM
aperture within 32-bit
DSPCPU address space
32-
bits
32-
bits
DRAM_LIMIT to deter-
mine limit address of
SDRAM aperture within
32-bit DSPCPU address
space
32-
bits
32-
bits
DRAM_CACHEABLE_LIM
IT to determine limit
address of cacheable part
of SDRAM aperture within
32-bit DSPCPU address
space
32-
bits
must be equal to value
specified above
32-
bits
DSPCPU bootstrap pro-
gram
32-
bits
tial DSPCPU bootstrap
program
.
.
.
32 bits Last 32-bit word of initial
DSPCPU bootstrap pro-
gram
MMIO_BASE address
MMIO_BASE value
DRAM_BASE address
DRAM_BASE value
Value is simply written to
DRAM_LIMIT address
MMIO_BASE + 0x100004
DRAM_LIMIT value
Value is simply written to
DRAM_CACHEABLE_
LIMIT address
DRAM_CACHEABLE_
LIMIT value
MMIO_BASE + 0x100008
Value is simply written to
DRAM_BASE value
Copy of the DRAM_BASE;
SDRAM code word 0
First 32-bit word of initial
SDRAM code word 1
Second 32-bit word of ini-
.
.
.
.
.
.
SDRAM code word n4
相關PDF資料
PDF描述
PTM1300AEBEA Programmable Media Processor
PTN3331 High speed differential line driver
PTN3332 High speed differential line receiver
PTN3332D High speed differential line receiver
PTN3332DH High speed differential line receiver
相關代理商/技術參數
參數描述
PTM1300AEB 制造商:Advanced Interconnections Corp 功能描述:
PTM1300AEBEA 制造商:PHILIPS 制造商全稱:NXP Semiconductors 功能描述:Programmable Media Processor
PTM1300EBEA 制造商:NXP Semiconductors 功能描述:
PTM1300FBEA 制造商:PHILIPS 制造商全稱:NXP Semiconductors 功能描述:Programmable Media Processor
PTM1404 NC199 制造商:Alpha Wire Company 功能描述:CBL 4COND 14AWG NC 5000=5000'
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