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參數(shù)資料
| 型號(hào)： | AM8530H |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | Serial Communications Controller |
| 中文描述： | 串行通信控制器 |
| 文件頁(yè)數(shù)： | 35/194頁(yè) |
| 文件大?。?/td> | 797K |
| 代理商： | AM8530H |
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I/O Programming Functional Description
AMD
3–4
INT on 1st Rx Char. or
Special Condition
INT on All Rx Char. or
Special Condition
Rx Int on Special
Condition only
Parity
Transmit Buffer Empty
Zero Count
DCD
SYNC/HUNT
CTS
Tx Underrun/EOM
Break/Abort
SCC
Interrupt
External/Status
Interrupt
Sources
Transmitter
Interrupt
Source
Receiver
Interrupt
Sources
Figure 3–1. SCC Interrupts
Table 3–1. Interrupt Source Priority
Receiver Channel A
Transmit Channel A
External/Status Channel A
Receiver Channel B
Transmit Channel B
External/Status Channel B
High
↓
↓
Low
3.4
In addition to the MIE bit that enables or disables all SCC interrupts, three control/status
bits are associated with each interrupt source internal to the SCC. These are the Interrupt
Enable (IE), the Interrupt Pending (IP), and the Interrupt Under Service (IUS) bits. Simi-
larly, lower-priority devices on the external daisy chain can be prevented from requesting
interrupts via the Disable Lower Chain bit in WR9 (D2).
INT ERRUPT CONT ROL
3.4.1
The Interrupt Enable (IE) bits are written by the processor and serve to control interrupt
requests from each interrupt source on the SCC. If the IE bit is set to ‘1’ for an interrupt
source, then that source may cause an interrupt request providing all of the necessary
conditions are met. If the IE bit is reset, no interrupt request will be generated by that
source. The IE bits are write-only and are programmed in WR1 as follows.
Interrupt Enable Bit
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PDF描述 |
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