參數(shù)資料
型號: AM8530H
廠商: Advanced Micro Devices, Inc.
英文描述: Serial Communications Controller
中文描述: 串行通信控制器
文件頁數(shù): 146/194頁
文件大?。?/td> 797K
代理商: AM8530H
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Register Description
AMD
6–36
D
7
D
6
D
5
D
4
D
3
D
2
D
1
D
0
Channel A EXT/STAT IP
Channel A Tx IP
Channel A Rx IP
0
Channel B EXT/STAT IP
Channel B Tx IP
Channel B Rx IP
0
Always 0 in B Channel
Figure 6–21. Read Register 3
6.3.5
When the SCC is programmed for SDLC operation and bit D2 of WR15 is set to ‘1’, RR6
contains the LSB of a frame byte count stored in the 10x19-bit FIFO array as shown in
Figure 6–22.
Read Register 6
D
7
D
6
D
5
D
4
D
3
D
2
D
1
D
0
Figure 6–22. Read Register 6
6.3.6
When the SCC is programmed for SDLC operation and bit D2 of WR15 is set to ‘1’, RR7
contains the MSB of a frame byte count stored in the 10x19-bit FIFO array, and provides
FIFO status via bits D7 and D6 as shown in Figure 6–23. Bit D7 is set to ‘1’ when the
10x19-bit FIFO overflows; otherwise it is set to ‘0’. Bit D6 is used to determine if status
data will be from the FIFO or directly from the 8-bit Status FIFO (RR1). This bit is set to
‘1’ whenever the 10x19-bit FIFO is not empty; otherwise it is ‘0’.
Read Register 7
D
7
D
6
D
5
D
4
D
3
D
2
D
1
D
0
FIFO Data Available Status
1 = Status Reads Come From 10 x 9 Bit FIFO
0 = Status Reads Come From SCC
MSB Byte Count
FIFO Overflow Status
1 = FIFO Overflowed During Operation
0 = Normal
Figure 6–23. Read Register 7
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PDF描述
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