- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄368739 > 18F258 (Microchip Technology Inc.) 28/40/44-Pin Enhanced Flash Microcontrollers with ECAN Technology, 10-Bit A/D and nanoWatt Technology PDF資料下載
參數(shù)資料
| 型號： | 18F258 |
| 廠商： | Microchip Technology Inc. |
| 英文描述： | 28/40/44-Pin Enhanced Flash Microcontrollers with ECAN Technology, 10-Bit A/D and nanoWatt Technology |
| 中文描述： | 28/40/44-Pin增強(qiáng)型閃存微控制器與ECAN技術(shù)，10位A / D和納瓦技術(shù) |
| 文件頁數(shù)： | 284/484頁 |
| 文件大小： | 8617K |
| 代理商： | 18F258 |
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PIC18F2480/2580/4480/4580
DS39637A-page 282
Preliminary
2004 Microchip Technology Inc.
23.2.2
DEDICATED CAN TRANSMIT
BUFFER REGISTERS
This section describes the dedicated CAN Transmit
Buffer registers and their associated control registers.
REGISTER 23-5:
TXBnCON: TRANSMIT BUFFER n CONTROL REGISTERS [0
≤
n
≤
2]
U-0
R-0
R-0
R-0
—
TXABT
(1)
TXLARB
(1)
TXERR
(1)
Mode 0
R/W-0
TXREQ
(2)
U-0
—
R/W-0
TXPRI1
(3)
R/W-0
TXPRI0
(3)
Mode 1, 2
R/C-0
TXBIF
bit 7
R-0
R-0
R-0
R/W-0
TXREQ
(2)
U-0
—
R/W-0
TXPRI1
(3)
R/W-0
TXPRI0
(3)
TXABT
(1)
TXLARB
(1)
TXERR
(1)
bit 0
bit 7
Mode 0:
Unimplemented:
Read as ‘
0
’
Mode 1, 2:
TXBIF:
Transmit Buffer Interrupt Flag bit
1
= Transmit buffer has completed transmission of message and may be reloaded
0
= Transmit buffer has not completed transmission of a message
TXABT:
Transmission Aborted Status bit
(1)
1
= Message was aborted
0
= Message was not aborted
TXLARB:
Transmission Lost Arbitration Status bit
(1)
1
= Message lost arbitration while being sent
0
= Message did not lose arbitration while being sent
TXERR:
Transmission Error Detected Status bit
(1)
1
= A bus error occurred while the message was being sent
0
= A bus error did not occur while the message was being sent
TXREQ:
Transmit Request Status bit
(2)
1
= Requests sending a message. Clears the TXABT, TXLARB and TXERR bits.
0
= Automatically cleared when the message is successfully sent
Unimplemented:
Read as ‘
0
’
TXPRI1:TXPRI0:
Transmit Priority bits
(3)
11
= Priority Level 3 (highest priority)
10
= Priority Level 2
01
= Priority Level 1
00
= Priority Level 0 (lowest priority)
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1-0
Note 1:
This bit is automatically cleared when TXREQ is set.
2:
While TXREQ is set, Transmit Buffer registers remain read-only. Clearing this bit in
software while the bit is set will request a message abort.
3:
These bits define the order in which transmit buffers will be transferred. They do not alter
the CAN message identifier.
Legend:
C = Clearable bit
-n = Value at POR
R = Readable bit
‘1’ = Bit is set
W = Writable bit
‘0’ = Bit is cleared
U = Unimplemented bit, read as ‘0’
x = Bit is unknown
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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