- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄368739 > 18F258 (Microchip Technology Inc.) 28/40/44-Pin Enhanced Flash Microcontrollers with ECAN Technology, 10-Bit A/D and nanoWatt Technology PDF資料下載
參數(shù)資料
| 型號： | 18F258 |
| 廠商： | Microchip Technology Inc. |
| 英文描述： | 28/40/44-Pin Enhanced Flash Microcontrollers with ECAN Technology, 10-Bit A/D and nanoWatt Technology |
| 中文描述： | 28/40/44-Pin增強型閃存微控制器與ECAN技術(shù)，10位A / D和納瓦技術(shù) |
| 文件頁數(shù)： | 257/484頁 |
| 文件大小： | 8617K |
| 代理商： | 18F258 |
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2004 Microchip Technology Inc.
Preliminary
DS39637A-page 255
PIC18F2480/2580/4480/4580
19.6
A/D Conversions
Figure 19-3 shows the operation of the A/D converter
after the GO bit has been set and the ACQT2:ACQT0
bits are cleared. A conversion is started after the follow-
ing instruction to allow entry into Sleep mode before the
conversion begins.
Figure 19-4 shows the operation of the A/D converter
after the GO bit has been set and the ACQT2:ACQT0
bits are set to ‘
010
’ and selecting a 4 T
AD
acquisition
time before the conversion starts.
Clearing the GO/DONE bit during a conversion will
abort the current conversion. The A/D Result register
pair will NOT be updated with the partially completed
A/D
conversion
sample.
ADRESH:ADRESL registers will continue to contain
the value of the last completed conversion (or the last
value written to the ADRESH:ADRESL registers).
After the A/D conversion is completed or aborted, a
2 T
AD
wait is required before the next acquisition can
be started. After this wait, acquisition on the selected
channel is automatically started.
This
means
the
FIGURE 19-3:
A/D CONVERSION T
AD
CYCLES (ACQT<2:0> =
000
, T
ACQ
=
0
)
FIGURE 19-4:
A/D CONVERSION T
AD
CYCLES (ACQT<2:0> =
010
, T
ACQ
= 4 T
AD
)
Note:
The GO/DONE bit should
NOT
be set in
the same instruction that turns on the A/D.
T
AD
1 T
AD
2 T
AD
3 T
AD
4 T
AD
5 T
AD
6 T
AD
7 T
AD
8
b9
b8
b7
T
AD
11
b0
Set GO bit
Holding capacitor is disconnected from analog input (typically 100 ns)
T
AD
9 T
AD
10
b2
T
CY
- T
AD
ADRESH:ADRESL is loaded, GO bit is cleared,
ADIF bit is set, holding capacitor is connected to analog input.
Conversion starts
b6
b5
b4
b3
b1
On the following cycle:
1
2
3
b8
4
b7
5
b6
6
b5
7
8
11
b0
Set GO bit
(Holding capacitor continues
acquiring input)
(Holding capacitor is disconnected)
9
b2
10
b1
Conversion starts
1
2
3
4
T
ACQT
Cycles
T
AD
Cycles
Automatic
Acquisition
Time
b9
b4
b3
ADRESH:ADRESL is loaded, GO bit is cleared,
ADIF bit is set, holding capacitor is connected to analog input.
On the following cycle:
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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