參數(shù)資料
型號(hào)： UPD70F3271GF-3BA
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 20 MHz, RISC MICROCONTROLLER, PQFP100
封裝： 14 X 20 MM, PLASTIC, QFP-100
文件頁(yè)數(shù)： 768/827頁(yè)
文件大小： 4275K
代理商： UPD70F3271GF-3BA
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CHAPTER 24 STANDBY FUNCTION
Preliminary User’s Manual U16541EJ1V0UM
790
24.7 Subclock Operation Mode
24.7.1 Setting and operation status
The subclock operation mode is set by setting the CK3 bit of the PCC register to 1 in the normal operation mode.
When the subclock operation mode is set, the internal system clock is changed from the main clock to the
subclock. Check whether the clock has been switched by using the CLS bit of the PCC register.
When the MCK bit of the PCC register is set to 1, the operation of the main clock oscillator is stopped. As a result,
the system operates only with the subclock. However, watchdog timer 2 stops counting when subclock operation is
started (CLS bit of PCC register = 1). (Watchdog timer 2 retains the value before the subclock operation mode was
set.)
In the subclock operation mode, the current consumption can be reduced to a level lower than in the normal
operation mode because the subclock is used as the internal system clock. In addition, the current consumption can
be further reduced to the level of the software STOP mode by stopping the operation of the main system clock
oscillator.
Table 24-10 shows the operation status in subclock operation mode.
Caution
When manipulating the CK3 bit, do not change the set values of the CK2 to CK0 bits of the PCC
register (using a bit manipulation instruction to manipulate the bit is recommended). For details
of the PCC register, see 6.3 (1) Processor clock control register (PCC).
24.7.2 Releasing subclock operation mode
The subclock operation mode is released by reset signal (reset by RESET pin input, WDT2RES signal, low-voltage
detector (LVI), or clock monitor (CLM)) when the CK3 bit is cleared to 0.
If the main clock is stopped (MCK bit = 1), set the MCK bit to 1, secure the oscillation stabilization time of the main
clock by software, and clear the CK3 bit to 0.
The normal operation mode is restored when the subclock operation mode is released.
Caution
When manipulating the CK3 bit, do not change the set values of the CK2 to CK0 bits (using a bit
manipulation instruction to manipulate the bit is recommended).
For details of the PCC register, see 6.3 (1) Processor clock control register (PCC).
相關(guān)PDF資料
PDF描述
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