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參數(shù)資料
| 型號： | UPD70F3271GF-3BA |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 20 MHz, RISC MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, PLASTIC, QFP-100 |
| 文件頁數(shù)： | 439/827頁 |
| 文件大?。?/td> | 4275K |
| 代理商： | UPD70F3271GF-3BA |
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CHAPTER 17 I
2C BUS
Preliminary User’s Manual U16541EJ1V0UM
494
17.8 Interrupt Request Signal (INTIICn) Generation Timing and Wait Control
The setting of the WTIMn bit of the IICCn register determines the timing by which the INTIICn register is generated
and the corresponding wait control, as shown below (n = 0 to 2).
Table 17-3. INTIICn Generation Timing and Wait Control
During Slave Device Operation
During Master Device Operation
WTIMn Bit
Address
Data Reception
Data Transmission
Address
Data Reception
Data Transmission
09
Notes 1, 2
8
Note 2
8
Note 2
98
8
19
Notes 1, 2
9
Note 2
9
Note 2
99
9
Notes 1.
The slave device’s INTIICn signal and wait period occurs at the falling edge of the ninth clock only
when there is a match with the address set to the SVAn register.
At this point, the ACK signal is output regardless of the value set to the ACKEn bit of the IICCn
register. For a slave device that has received an extension code, the INTIICn signal occurs at the
falling edge of the eighth clock.
2.
If the received address does not match the contents of the SVAn register, neither the INTIICn signal
nor a wait occurs.
Remarks 1.
The numbers in the table indicate the number of the serial clock’s clock signals. Interrupt requests
and wait control are both synchronized with the falling edge of these clock signals.
2.
n = 0 to 2
(1)
During address transmission/reception
Slave device operation: Interrupt and wait timing are determined regardless of the WTIMn bit.
Master device operation: Interrupt and wait timing occur at the falling edge of the ninth clock regardless of
the WTIMn bit.
(2) During data reception
Master/slave device operation: Interrupt and wait timing are determined according to the WTIMn bit.
(3) During data transmission
Master/slave device operation: Interrupt and wait timing are determined according to the WTIMn bit.
(4) Wait cancellation method
The four wait cancellation methods are as follows.
By setting the WRELn bit of the IICCn register to 1
By writing to the IICn register
By start condition setting (STTn bit of IICCn register = 1)
By step condition setting (SPTn bit of IICCn register = 1)
When an 8-clock wait has been selected (WTIMn bit = 0), the output level of the ACK signal must be
determined prior to wait cancellation.
Remark
n = 0 to 2
(5) Stop condition detection
The INTIICn signal is generated when a stop condition is detected.
Remark
n = 0 to 2
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