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參數(shù)資料
| 型號： | UPD70F3271GF-3BA |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 20 MHz, RISC MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, PLASTIC, QFP-100 |
| 文件頁數(shù)： | 696/827頁 |
| 文件大?。?/td> | 4275K |
| 代理商： | UPD70F3271GF-3BA |
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CHAPTER 20 DMA FUNCTIONS (DMA CONTROLLER)
Preliminary User’s Manual U16541EJ1V0UM
725
20.4 DMA Bus States
20.4.1 Types of bus states
The DMAC bus states consist of the following 10 states.
(1) TI state
The TI state is an idle state, during which no access request is issued.
The DMA request signals are sampled at the rising edge of the CLKOUT signal.
(2) T0 state
DMA transfer ready state (state in which a DMA transfer request has been issued and the bus mastership is
acquired for the first DMA transfer).
(3) T1R state
The bus enters the T1R state at the beginning of a read operation in the two-cycle transfer mode.
Address driving starts. After entering the T1R state, the bus enters the T2R state.
(4) T1RI state
The T1RI state is a state in which the bus waits for the acknowledge signal corresponding to an external
memory read request.
After entering the last T1RI state, the bus invariably enters the T2R state.
(5) T2R state
The T2R state corresponds to the last state of a read operation in the two-cycle transfer mode, or to a wait
state.
In the last T2R state, read data is sampled. After entering the last T2R state, the bus enters the T1W state.
(6) T2RI state
State in which the bus is ready for DMA transfer to on-chip peripheral I/O or internal RAM (state in which the
bus mastership is acquired for DMA transfer to on-chip peripheral I/O or internal RAM).
After entering the last T2RI state, the bus invariably enters the T1W state.
(7) T1W state
The bus enters the T1W state at the beginning of a write operation in the two-cycle transfer mode.
Address driving starts. After entering the T1W state, the bus enters the T2W state.
(8) T1WI state
State in which the bus waits for the acknowledge signal corresponding to an external memory write request.
After entering the last T1WI state, the bus invariably enters the T2W state.
(9) T2W state
The T2W state corresponds to the last state of a write operation in the two-cycle transfer mode, or to a wait
state.
In the last T2W state, the write strobe signal is made inactive.
(10) TE state
The TE state corresponds to DMA transfer completion.
The DMAC generates the internal DMA transfer
completion signal and various internal signals are initialized. After entering the TE state, the bus invariably
enters the TI state.
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PDF描述 |
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