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參數(shù)資料
| 型號： | UPD70F3271GF-3BA |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 20 MHz, RISC MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, PLASTIC, QFP-100 |
| 文件頁數(shù)： | 170/827頁 |
| 文件大?。?/td> | 4275K |
| 代理商： | UPD70F3271GF-3BA |
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CHAPTER 7 16-BIT TIMER/EVENT COUNTER P
Preliminary User’s Manual U16541EJ1V0UM
251
7.5.4
External trigger pulse mode (TPnMD2 to TPnMD0 = 010)
In the external trigger pulse mode, setting TPnCE = 1 causes external trigger input (TIPn0 pin input) wait with the
16-bit counter stopped at FFFFH. The count-up operation starts upon detection of the external trigger input (TIPn0
pin input) edge.
Regarding TOPn1 output control, the reload register (TPnCCR1) is used as the duty setting register and the
compare register (TPnCCR0) is used as the cycle setting register.
The TPnCCR0 register and the TPnCCR1 register can be rewritten when TPnCE = 1.
In order for the setting value when the TPnCCR0 register and the TPnCCR1 register are rewritten to become the
16-bit counter comparison value (in other words, in order for this value to be reloaded to the CCRm buffer register), it
is necessary to rewrite TPnCCR0 and then write to the TPnCCR1 register before the 16-bit counter value and the
TPnCCR0 register value match. Thereafter, the values of the TPnCCR0 and the TPnCCR1 register are reloaded
upon a TPnCCR0 register match.
Whether to enable or disable the next reload timing is controlled by writing to the TPnCCR1 register. Thus even
when wishing only to rewrite the value of the TPnCCR0 register, also write the same value to the TPnCCR1 register.
Reload is disabled even when only the TPnCCR0 register is rewritten. To stop timer P, set TPnCE = 0. If the
external trigger (TIPn0 pin input) edge is detected several times in the external trigger pulse mode, the 16-bit counter
is cleared at the edge detection timing and count-up starts.
To realize the same function (software trigger pulse mode) as external trigger pulse mode using a software trigger
instead of external trigger input (TIPn0 pin input), set the TPnEST bit of the TPnCTL1 register to 1 so that the software
trigger is output. The external trigger pulse waveform is output from TOPn1. The TOPn0 pin performs toggle output
upon a match between the TPnCCR0 register and the 16-bit counter.
Since the TPnCCR0 register and the TPnCCR1 register have their function fixed to that of a compare register in
the external trigger pulse mode, they cannot be used for capture operation in this mode.
Caution
In the external trigger pulse mode, select the internal clock (TPnEEE bit of TPnCTL1 register = 0)
for the count clock.
Remarks 1. For the reload operation when TPnCCR0 and TPnCCR1 are rewritten during timer operation, refer to
7.5.6 PWM mode.
2. n = 0 to 5,
m = 0, 1
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