參數(shù)資料
型號(hào)： UPD70F3271GF-3BA
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 20 MHz, RISC MICROCONTROLLER, PQFP100
封裝： 14 X 20 MM, PLASTIC, QFP-100
文件頁數(shù)： 732/827頁
文件大小： 4275K
代理商： UPD70F3271GF-3BA
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CHAPTER 22 INTERRUPT/EXCEPTION PROCESSING FUNCTION
Preliminary User’s Manual U16541EJ1V0UM
758
22.3.5 Interrupt mask registers 0 to 3 (IMR0 to IMR3)
The IMR0 to IMR3 registers set the interrupt mask state for the maskable interrupts. The xxMKn bit of the IMR0 to
IMR3 registers is equivalent to the xxMKn bit of the xxICn register.
The IMRm register can be read or written in 16-bit units (m = 0 to 3).
If the higher 8 bits of the IMRm register are used as an IMRmH register and the lower 8 bits as an IMRmL register,
these registers can be read or written in 8-bit or 1-bit units (m = 0 to 3).
Bits 11 to 15 of the IMR3 register are fixed to 1. If these bits are not 1, the operation cannot be guaranteed.
Reset input sets these registers to FFFFH.
Caution
The device file defines the xxMKn bit of the xxICn register as a reserved word.
If a bit is
manipulated using the name of xxMKn, the contents of the xxICn register, instead of the IMRm
register, are rewritten (as a result, the contents of the IMRm register are also rewritten).
TP0CCMK0
PMK6
IMR0
TP0OVMK
PMK5
TQ0CCMK3
PMK4
TQ0CCMK2
PMK3
TQ0CCMK1
PMK2
TQ0CCMK0
PMK1
TQ0OVMK
PMK0
PMK7
LVIMK
After reset: FFFFH
R/W
Address: FFFFF100H
After reset: FFFFH
R/W
Address: FFFFF102H
After reset: FFFFH
R/W
Address: FFFFF104H
TP5CCMK1
TP3OVMK
IMR1
TP5CCMK0
TP2CCMK1
TP5OVMK
TP2CCMK0
TP4CCMK1
TP2OVMK
TP4CCMK0
TP1CCMK1
TP4OVMK
TP1CCMK0
TP3CCMK1
TP1OVMK
TP3CCMK0
TP0CCMK1
ADMK
CB3RMK
CB3TMK
TM0EQMK0
xxMKn
0
1
Interrupt servicing enabled
Interrupt servicing disabled
IMR2
UA2TMK
CB2TMK CB2RMK
UA1TMK
CB1TMK CB1RMK CB0TMK
UA0TMK/
CB4TMK
UA2RMK/
IICMK0
UA0RMK/
CB4RMK
CB0RMK/
IICMK1
8
9
10
11
12
13
14
15
1
2
3
4
5
6
7
0
1
IMR3
1
WTMK
1
WTIMK
1
KRMK
1
DMAMK3 DMAMK2 DMAMK1 DMAMK0
After reset: FFFFH
R/W
Address: FFFFF106H
8
9
10
11
12
13
14
15
1
2
3
4
5
6
7
0
8
9
10
11
12
13
14
15
1
2
3
4
5
6
7
0
8
9
10
11
12
13
Setting of interrupt mask flag
14
15
1
2
3
4
5
6
7
0
UA1RMK/
IIC2MK
TRXMK0/
IEMK2
RECMK0/
IEMK1
WUPMK0/
STAMK
ERRMK0/
ERRMK
Remark
xx: Identification name of each peripheral unit (see Table 22-3
Interrupt Control Register
(xxICn)).
n:
Peripheral unit number (see Table 22-3 Interrupt Control Register (xxICn))
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