參數(shù)資料
型號： UPD70F3271GF-3BA
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 20 MHz, RISC MICROCONTROLLER, PQFP100
封裝： 14 X 20 MM, PLASTIC, QFP-100
文件頁數(shù)： 398/827頁
文件大?。?/td> 4275K
代理商： UPD70F3271GF-3BA
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CHAPTER 17 I
2C BUS
Preliminary User’s Manual U16541EJ1V0UM
457
(4/4)
SPTn
Stop condition trigger
0
Stop condition is not generated.
1
Stop condition is generated (termination of master device’s transfer).
After the SDA0n line goes to low level, either set the SCL0n line to high level or wait until it goes to
high level. Next, after the rated amount of time has elapsed, the SDA0n line is changed from low
level to high level and a stop condition is generated.
Cautions concerning set timing
For master reception:
Cannot be set during transfer.
Can be set only when the ACKEn bit has been set to 0 and during the wait period
after slave has been notified of final reception.
For master transmission: A stop condition cannot be generated normally during the ACK period. Set during
the wait period.
Cannot be set at the same time as the STTn bit.
The SPTn bit can be set only when in master mode.Note
When the WTIMn bit has been set to 0, if the SPTn bit is set during the wait period that follows output of eight
clocks, note that a stop condition will be generated during the high-level period of the ninth clock.
When a ninth clock must be output, the WTIMn bit should be changed from 0 to 1 during the wait period
following output of eight clocks, and the SPTn bit should be set during the wait period that follows output of the
ninth clock.
Condition for clearing (SPTn bit = 0)
Condition for setting (SPTn bit = 1)
Cleared by loss in arbitration
Automatically cleared after stop condition is detected
When the LRELn bit = 1
When the IICEn bit = 0
After reset
Set by instruction
Note Set the SPTn bit only in master mode. However, when the IICRSVn bit is 0, the SPTn bit must
be set and a stop condition generated before the first stop condition is detected following the
switch to the operation enabled status. For details, see 17.5 Cautions.
Caution
When the TRCn bit = 1, the WRELn bit is set during the ninth clock and wait is
canceled, after which the TRCn bit is cleared and the SDA0n line is set to high
impedance.
Remarks 1. The SPTn bit is 0 if it is read immediately after data setting.
2. n = 0 to 2
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