參數(shù)資料
型號： TSB12LV01APZ
廠商： Texas Instruments, Inc.
英文描述： High-Speed Serial-Bus Link-Layer Controller
中文描述： 高速串行總線鏈路層控制器
文件頁數(shù)： 56/71頁
文件大?。?/td> 267K
代理商： TSB12LV01APZ
6–4
tsu1
BCLK
(see Note A)
DATA0 –
DATA31
ADDR0 –
ADDR7
CA
(see Note B)
WR
CS
DATA1
DATA2
DATA3
DATA8
DATA9
1
0
2
8
9
10
td2
th1
td1
NOTES: A. At the nth BCLK rising edge, DATAn is written into the FIFO.
B. CA is one cycle delay from respective CS.
Figure 6–6. Burst Write Waveforms
BCLK
(see Note A)
DATA0 –
DATA31
ADDR0 –
ADDR7
CA
(see Note B)
WR
CS
DATA8
DATA1
DATA2
DATA7
DATA9
1
0
2
8
9
10
td1
td4
td3
td2
NOTES: A. At the nth BCLK rising edge, host bus should latch DATAn.
B. CA is one cycle delay from respective CS.
C. These wavesforms only apply to address C0h.
Figure 6–7. Burst Read Waveforms
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PDF描述
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參數(shù)描述
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