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參數(shù)資料
| 型號： | S1C63653F |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 4-BIT, FLASH, 4 MHz, MICROCONTROLLER, CQFP100 |
| 封裝： | CERAMIC, QFP15-100 |
| 文件頁數(shù)： | 33/121頁 |
| 文件大?。?/td> | 1127K |
| 代理商： | S1C63653F |
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S1C63653 TECHNICAL MANUAL
EPSON
11
CHAPTER 2: POWER SUPPLY AND INITIAL RESET
VDD
VC1
VC2
VC3
CA
CB
VSS
3.0 V
4.5 V LCD panel
1/6, 1/5, 1/4 or 1/3 duty, 1/3 bias
3 V LCD panel
1/6, 1/5, 1/4 or 1/3 duty, 1/3 bias
3 V LCD panel
1/6, 1/5, 1/4 or 1/3 duty, 1/2 bias
C2
C4
C1
VDD
VC1
VC2
VC3
CA
CB
VSS
3.0 V
C2
C3
C1
VDD
VC1
VC2
VC3
CA
CB
VSS
3.0 V
C2
C1
Fig. 2.1.5.1 External elements when LCD system voltage regulator is not used
Refer to Section 4.8, "LCD Driver", for control of the LCD drive voltage.
2.1.6 Halver mode and saving power
When the supply voltage VDD is 2.4 V or more, the low-speed operation voltage regulator and LCD
system voltage circuit can be driven with the VDD voltage halved. This status is the halver mode for
reducing current consumption during HALT or low-speed operation. At initial reset, the low-speed
operation voltage regulator and LCD system voltage circuit are set in the normal mode using VDD. When
necessary switch to the halver mode using software. The halver mode supports only low-speed operation
using the OSC1 clock and cannot be set during high-speed operation using the OSC3 clock. The low-
speed operation voltage regulator and the LCD system voltage circuit can be set to the halver mode
independently. Refer to Section 4.2, "Power Control", for control of the halver mode.
2.1.7 Analog system power supply
The VDDA and VSSA power supply terminals are provided only for the R/f converter in order to avoid
decreasing the conversion accuracy due to noise. However, the same voltage level as the VDD–VSS must
be supplied to the VDDA–VSSA.
VDDA = VDD, VSSA = VSS
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PDF描述 |
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