參數(shù)資料
型號： MPC8260
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 39/1018頁
文件大小： 10080K
代理商： MPC8260
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MOTOROLA
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GSMR_H—General SCC Mode Register (High Order).........................................19-3
GSMR_L—General SCC Mode Register (Low Order) ..........................................19-6
Data Synchronization Register (DSR).....................................................................19-9
Transmit-on-Demand Register (TODR)..................................................................19-9
SCC Buffer Descriptors (BDs)..............................................................................19-11
SCC BD and Buffer Memory Structure.................................................................19-12
Function Code Registers (RFCR and TFCR)........................................................19-15
Output Delay from RTS Asserted for Synchronous Protocols..............................19-18
Output Delay from CTS Asserted for Synchronous Protocols..............................19-19
CTS Lost in Synchronous Protocols......................................................................19-20
Using CD to Control Synchronous Protocol Reception........................................19-21
DPLL Receiver Block Diagram.............................................................................19-22
DPLL Transmitter Block Diagram........................................................................19-23
DPLL Encoding Examples....................................................................................19-25
UART Character Format .........................................................................................20-1
Two UART Multidrop Configurations....................................................................20-8
Control Character Table ..........................................................................................20-9
Transmit Out-of-Sequence Register (TOSEQ)......................................................20-10
Asynchronous UART Transmitter.........................................................................20-11
Protocol-Specific Mode Register for UART (PSMR)...........................................20-14
SCC UART Receiving using RxBDs....................................................................20-16
SCC UART Receive Buffer Descriptor (RxBD)...................................................20-17
SCC UART Transmit Buffer Descriptor (TxBD) .................................................20-18
SCC UART Interrupt Event Example ...................................................................20-20
SCC UART Event Register (SCCE) and Mask Register (SCCM)........................20-20
SCC Status Register for UART Mode (SCCS) .....................................................20-21
HDLC Framing Structure........................................................................................21-2
HDLC Address Recognition....................................................................................21-5
HDLC Mode Register (PSMR) ...............................................................................21-7
SCC HDLC Receive Buffer Descriptor (RxBD).....................................................21-8
SCC HDLC Receiving Using RxBDs ...................................................................21-10
SCC HDLC Transmit Buffer Descriptor (TxBD) .................................................21-11
HDLC Event Register (SCCE)/HDLC Mask Register (SCCM)...........................21-12
SCC HDLC Interrupt Event Example ...................................................................21-13
SCC HDLC Status Register (SCCS) .....................................................................21-14
Typical HDLC Bus Multimaster Configuration....................................................21-18
Typical HDLC Bus Single-Master Configuration.................................................21-19
Detecting an HDLC Bus Collision........................................................................21-20
Nonsymmetrical Tx Clock Duty Cycle for Increased Performance......................21-21
HDLC Bus Transmission Line Configuration.......................................................21-21
Delayed RTS Mode ...............................................................................................21-22
HDLC Bus TDM Transmission Line Configuration.............................................21-22
Classes of BISYNC Frames.....................................................................................22-1
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