參數(shù)資料
型號： MPC8260
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 14/1018頁
文件大小： 10080K
代理商： MPC8260
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17頁第1018頁
xiv
MPC8260 PowerQUICC II User’s Manual
MOTOROLA
CONTENTS
Paragraph
Number
Title
Page
Number
10.6.4.1.4
10.6.4.1.5
10.6.4.2
10.6.4.3
10.6.4.4
10.6.4.5
10.6.4.6
10.6.5
10.6.6
10.7
10.7.0.1
10.8
10.8.1
10.8.2
10.9
10.9.1
10.9.2
10.9.3
10.9.4
10.9.5
10.9.6
10.9.6.1
Loop Control........................................................................................10-76
Repeat Execution of Current RAM Word (REDO) ............................10-76
Address Multiplexing...............................................................................10-77
Data Valid and Data Sample Control.......................................................10-77
Signals Negation.......................................................................................10-78
The Wait Mechanism ...............................................................................10-78
Extended Hold Time on Read Accesses ..................................................10-79
UPM DRAM Configuration Example..........................................................10-79
Differences between MPC8xx UPM and MPC8260 UPM..........................10-80
Memory System Interface Example Using UPM.............................................10-81
EDO Interface Example ...........................................................................10-92
Handling Devices with Slow or Variable Access Times................................10-100
Hierarchical Bus Interface Example...........................................................10-100
Slow Devices Example...............................................................................10-100
External Master Support (60x-Compatible Mode).........................................10-101
60x-Compatible External Masters..............................................................10-101
MPC8260-Type External Masters..............................................................10-101
Extended Controls in 60x-Compatible Mode.............................................10-101
Using BNKSEL SIgnals in Single-MPC8260 Bus Mode ..........................10-102
Address Incrementing for External Bursting Masters................................10-102
External Masters Timing............................................................................10-102
Example of External Master Using the SDRAM Machine....................10-104
Chapter 11
Secondary (L2) Cache Support
11.1
11.1.1
11.1.2
11.1.3
11.2
11.3
11.4
11.5
L2 Cache Configurations....................................................................................11-1
Copy-Back Mode............................................................................................11-1
Write-Through Mode......................................................................................11-2
ECC/Parity Mode ...........................................................................................11-4
L2 Cache Interface Parameters...........................................................................11-7
System Requirements When Using the L2 Cache Interface...............................11-7
L2 Cache Operation............................................................................................11-7
Timing Example.................................................................................................11-8
Chapter 12
IEEE 1149.1 Test Access Port
12.1
12.2
12.3
12.4
Overview ............................................................................................................12-1
TAP Controller...................................................................................................12-2
Boundary Scan Register.....................................................................................12-3
Instruction Register...........................................................................................12-28
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