參數(shù)資料
型號(hào)： MPC8260
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 36/1018頁
文件大?。?/td> 10080K
代理商： MPC8260
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MPC8260 PowerQUICC II User’s Manual
MOTOROLA
ILLUSTRATIONS
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Title
Page
Number
GPCM Peripheral Device Interface.......................................................................10-53
GPCM Peripheral Device Basic Timing (ACS = 1x and TRLX = 0) ...................10-53
GPCM Memory Device Interface..........................................................................10-54
GPCM Memory Device Basic Timing (ACS = 00, CSNT = 1, TRLX = 0) .........10-54
GPCM Memory Device Basic Timing (ACS
≠
00, CSNT = 1, TRLX = 0) .........10-55
GPCM Relaxed Timing Read (ACS = 1x, SCY = 1, CSNT = 0, TRLX = 1).......10-55
GPCM Relaxed-Timing Write (ACS = 1x, SCY = 0, CSNT = 0,TRLX = 1).......10-56
GPCM Relaxed-Timing Write (ACS = 10, SCY = 0, CSNT = 1, TRLX = 1)......10-56
GPCM Relaxed-Timing Write (ACS = 00, SCY = 0, CSNT = 1, TRLX = 1)......10-57
GPCM Read Followed by Read (ORx[29–30] = 0x, Fastest Timing) ..................10-58
GPCM Read Followed by Read (ORx[29–30] = 01) ............................................10-59
GPCM Read Followed by Write (ORx[29–30] = 01) ...........................................10-59
GPCM Read Followed by Read (ORx[29–30] = 10) ............................................10-60
External Termination of GPCM Access................................................................10-61
User-Programmable Machine Block Diagram ......................................................10-63
RAM Array Indexing.............................................................................................10-64
Memory Refresh Timer Request Block Diagram..................................................10-66
Memory Controller UPM Clock Scheme for Integer Clock Ratios ......................10-67
Memory Controller UPM Clock Scheme for Non-Integer (2.5:1/3.5:1)
Clock Ratios ........................................................................................................10-68
UPM Signals Timing Example..............................................................................10-69
RAM Array and Signal Generation.......................................................................10-70
The RAM Word.....................................................................................................10-70
CS Signal Selection ...............................................................................................10-75
BS Signal Selection ...............................................................................................10-75
UPM Read Access Data Sampling........................................................................10-78
Wait Mechanism Timing for Internal and External Synchronous Masters...........10-79
DRAM Interface Connection to the 60x Bus (64-Bit Port Size)...........................10-82
Single-Beat Read Access to FPM DRAM.............................................................10-83
Single-Beat Write Access to FPM DRAM............................................................10-84
Burst Read Access to FPM DRAM (No LOOP)...................................................10-85
Burst Read Access to FPM DRAM (LOOP).........................................................10-86
Burst Write Access to FPM DRAM (No LOOP)..................................................10-87
Refresh Cycle (CBR) to FPM DRAM...................................................................10-88
Exception Cycle.....................................................................................................10-89
FPM DRAM Burst Read Access (Data Sampling on Falling Edge of CLKIN) ...10-91
MPC8260/EDO Interface Connection to the 60x Bus...........................................10-92
Single-Beat Read Access to EDO DRAM.............................................................10-93
Single-Beat Write Access to EDO DRAM............................................................10-94
Single-Beat Write Access to EDO DRAM Using REDO to Insert Three
Wait States...........................................................................................................10-95
Burst Read Access to EDO DRAM.......................................................................10-96
Burst Write Access to EDO DRAM......................................................................10-97
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PDF描述
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