參數(shù)資料
型號： MPC8260
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 291/1018頁
文件大?。?/td> 10080K
代理商： MPC8260
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18頁
MOTOROLA
Chapter 10. Memory Controller
10-15
Part III. The Hardware Interface
23
WP
Write protect. Can restrict write accesses within the address range of a BR. An attempt to write to
this address range while WP = 1 can cause TEA to be asserted by the bus monitor logic (if
enabled) which terminates the cycle.
0 Read and write accesses are allowed.
1 Only read accesses are allowed. The memory controller does not assert CSx and PSDVAL on
write cycles to this memory bank. MSTAT[WPER] is set if a write to this memory bank is
attempted.
24–26
MS
Machine select. specifies machine select for the memory operations handling and assigns the
bank to the 60x or local bus if GPCM or SDRAM are selected. If UPMxis selected, the bus
assignment is determined by MxMR[BSEL].
000 GPCM—60x bus (reset value)
001 GPCM—local bus
010 SDRAM—60x Bus
011 SDRAM—local bus
100 UPMA
101 UPMB
110 UPMC
111 Reserved
27
EMEMC
External MEMC enable. Overrides MSEL and assigns the bank to the 60x bus. However, other
BRx fields remain in effect. See Section 10.2.10, “External Memory Controller Support.”
0 Access are handled by the memory controller according to MSEL.
1 Access are handled by an external memory controller (or other slave) on the 60x bus. The
external memory controller is expected to assert AACK, TA, and PSDVAL.
28–29
ATOM
Atomic operation. See Section 10.2.8, “Atomic Bus Operation.”
00 The address space controlled by the memory controller bank is not used for atomic operations.
01 Read-after-write-atomic (RAWA).Writes to the address space handled by the memory
controller bank cause the MPC8260 to lock the bus for the exclusive use of the master. The
lock is released when the master performs a read operation from this address space. This
feature is intended for CAM operations.
10 Write-after-read-atomic (WARA). Reads from the address space handled by the memory
controller bank cause the MPC8260 to lock the bus for the exclusive use of the accessing
device. The lock is released when the device performs a write operation to this address space.
11 Reserved
Note that If the device fails to release the bus, the lock is released after 256 clock cycles.
30
DR
Data pipelining. See Section 10.2.9, “Data Pipelining.”
0 No data pipelining is done.
1 Data beats of accesses to the address space controlled by the memory controller bank are
delayed by one cycle. This feature is intended for memory regions that use ECC or parity checks
and need to improve data setup time.
31
V
Valid bit. Indicates that the contents of the BRx and ORxpair are valid. The CS signal does not
assert until V is set.
0 This bank is invalid.
1 This bank is valid
Notes: An access to a region that has no V bit set may cause a bus monitor time-out. After a
system reset, BR0[V] is set.
Table 10-3. BRx Field Descriptions (Continued)
Bits
Name
Description
相關PDF資料
PDF描述
MPC8275VR PowerQUICC II Family Hardware Specifications
MPC850DE Communications Controller Hardware Specifications
MPC850EC Communications Controller Hardware Specifications
MPC850ED Communications Controller Hardware Specifications
MPC850SAR Communications Controller Hardware Specifications
相關代理商/技術參數(shù)
參數(shù)描述
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MPC8260ACVVMHBB 功能描述:微處理器 - MPU PQ II HIP4 REV B RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324
MPC8260ACVVMIBB 功能描述:微處理器 - MPU PQ II HIP4 REV B RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324
MPC8260ACZU 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:MPC826xA (HiP4) Family Hardware Specifications
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