參數資料
型號： MPC8260
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數： 38/1018頁
文件大小： 10080K
代理商： MPC8260
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MPC8260 PowerQUICC II User’s Manual
MOTOROLA
ILLUSTRATIONS
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Title
Page
Number
Falling Edge (FE) Effect When CE = 0 and xFSD = 00 .......................................14-23
SIx RAM Shadow Address Registers (SIxRSR)...................................................14-24
SI Command Register (SIxCMDR).......................................................................14-24
SI Status Registers (SIxSTR).................................................................................14-25
Dual IDL Bus Application Example......................................................................14-26
IDL Terminal Adaptor...........................................................................................14-27
IDL Bus Signals.....................................................................................................14-28
GCI Bus Signals ....................................................................................................14-32
CPM Multiplexing Logic (CMX) Block Diagram ..................................................15-2
Enabling Connections to the TSA ...........................................................................15-4
Bank of Clocks ........................................................................................................15-5
CMX UTOPIA Address Register (CMXUAR).......................................................15-7
Connection of the Master Address ..........................................................................15-8
Connection of the Slave Address.............................................................................15-9
Multi-PHY Receive Address Multiplexing...........................................................15-10
CMX SI1 Clock Route Register (CMXSI1CR).....................................................15-11
CMX SI2 Clock Route Register (CMXSI2CR).....................................................15-12
CMX FCC Clock Route Register (CMXFCR)......................................................15-13
CMX SCC Clock Route Register (CMXSCR)......................................................15-15
CMX SMC Clock Route Register (CMXSMR)....................................................15-18
Baud-Rate Generator (BRG) Block Diagram..........................................................16-1
Baud-Rate Generator Configuration Registers (BRGCx) .......................................16-2
Timer Block Diagram..............................................................................................17-1
Timer Cascaded Mode Block Diagram ...................................................................17-4
Timer Global Configuration Register 1 (TGCR1)...................................................17-4
Timer Global Configuration Register 2 (TGCR2)...................................................17-5
Timer Mode Registers (TMR1–TMR4) ..................................................................17-6
Timer Reference Registers (TRR1–TRR4).............................................................17-7
Timer Capture Registers (TCR1–TCR4).................................................................17-8
Timer Counter Registers (TCN1–TCN4)................................................................17-8
Timer Event Registers (TER1–TER4).....................................................................17-8
SDMA Data Paths....................................................................................................18-1
SDMA Bus Arbitration (Transaction Steal)............................................................18-3
SDMA Status Register (SDSR)...............................................................................18-3
SDMA Transfer Error MSNUM Registers (PDTEM/LDTEM)..............................18-4
IDMA Transfer Buffer in the Dual-Port RAM........................................................18-7
Example IDMA Transfer Buffer States for a Memory-to-Memory Transfer
(Size = 128 Bytes).................................................................................................18-8
IDMAx Channel’s BD Table.................................................................................18-15
DCM Parameters ...................................................................................................18-18
IDMA Event/Mask Registers (IDSR/IDMR)........................................................18-23
IDMA BD Structure ..............................................................................................18-23
SCC Block Diagram................................................................................................19-2
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