參數(shù)資料
型號(hào)： MPC8260
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 34/1018頁(yè)
文件大?。?/td> 10080K
代理商： MPC8260
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MPC8260 PowerQUICC II User’s Manual
MOTOROLA
ILLUSTRATIONS
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8-9
8-10
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8-12
9-1
9-2
Title
Page
Number
SIU External Interrupt Control Register (SIEXR)...................................................4-25
Bus Configuration Register (BCR)..........................................................................4-26
PPC_ACR................................................................................................................4-28
PPC_ALRH .............................................................................................................4-29
PPC_AALRL...........................................................................................................4-29
LCL_ACR................................................................................................................4-29
LCL_ALRH.............................................................................................................4-30
LCL_ALRL .............................................................................................................4-31
SIU Model Configuration Register (SIUMCR).......................................................4-31
Internal Memory Map Register (IMMR).................................................................4-34
System Protection Control Register (SYPCCR)......................................................4-35
The 60x Bus Transfer Error Status and Control Register 1 (TESCR1)...................4-36
60x Bus Transfer Error Status and Control Register 2 (TESCR2)..........................4-37
Local Bus Transfer Error Status and Control Register 1 (L_TESCR1) ..................4-38
Local Bus Transfer Error Status and Control Register 2 (L_TESCR2) ..................4-39
Time Counter Status and Control Register (TMCNTSC) .......................................4-40
Time Counter Register (TCMCNT) ........................................................................4-41
Time Counter Alarm Register (TMCNTAL) ..........................................................4-42
Periodic Interrupt Status and Control Register (PISCR).........................................4-42
Periodic interrupt Timer Count Register (PITC).....................................................4-43
Periodic Interrupt Timer Register (PITR)................................................................4-44
Reset Status Register (RSR)......................................................................................5-4
Reset Mode Register (RMR).....................................................................................5-5
Hard Reset Configuration Word................................................................................5-8
Single Chip with Default Configuration..................................................................5-10
Configuring a Single Chip from EPROM ...............................................................5-10
Configuring Multiple Chips.....................................................................................5-11
MPC8260 External Signals........................................................................................6-2
PowerPC Signal Groupings.......................................................................................7-2
Single MPC8260 Bus Mode......................................................................................8-3
60x-Compatible Bus Mode........................................................................................8-4
Basic Transfer Protocol .............................................................................................8-5
Address Bus Arbitration with External Bus Master..................................................8-9
Address Pipelining...................................................................................................8-10
Interface to Different Port Size Devices..................................................................8-17
Retry Cycle..............................................................................................................8-24
Single-Beat and Burst Data Transfers .....................................................................8-28
128-Bit Extended Transfer to 32-Bit Port Size........................................................8-29
Burst Transfer to 32-Bit Port Size...........................................................................8-30
Data Tenure Terminated by Assertion of TEA........................................................8-31
MEI Cache Coherency Protocol—State Diagram (WIM = 001).............................8-32
System PLL Block Diagram......................................................................................9-5
PLL Filtering Circuit .................................................................................................9-8
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