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參數(shù)資料
| 型號： | HMS30C7202 |
| 廠商： | HYNIX SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-bit ARM7TDMI RISC static CMOS CPU core |
| 中文描述： | 32-BIT, 82.944 MHz, RISC PROCESSOR, PBGA256 |
| 封裝： | 17 X 17 MM, 1.40 MM HEIGHT, 1 MM PITCH, FBGA-256 |
| 文件頁數(shù)： | 98/161頁 |
| 文件大小： | 973K |
| 代理商： | HMS30C7202 |
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HMS30C7110
2003 MagnaChip Semiconductor Ltd. All Rights Reserved
Version 1.5
98
Table 2.55 RHR Bit Definition
Address :
1800_0000
Bits
Access Default Description
31:8
0x00
Reserved.
7: 0
RO
0x00
RECEIVE DATA
This 8 bit field is loaded with receive data. The receive data is stored in
FIFO. RHR has the byte data first loaded in the FIFO.
2.7.2.2.
This register contains the data byte to be transmitted. The transmit buffer is double buffered,
Transmitter Buffer Register (THR)
utilizing an additional shift register (not accessible) to convert the 8 bit data word to a serial format.
This shift register is loaded from the Transmit Buffer when the transmission of the previous byte is
complete.
Table 2.56 THR Bit Definition
Address :
1800_0000
Bits
Access Default Description
31:8
0x00
Reserved.
7: 0
WO
0x00
TRANSMIT DATA
This 8 bit field is loaded with transmit data. The transmit data is double
buffered. THR is copied to transmit shift register to convert serial data.
2.7.2.3.
This register enables five types of interrupts for the associated serial channel. Each interrupt can
Interrupt Enable Register (IER)
activate the interrupt request signal. It is possible to totally disable the interrupt system by resetting
bits 0 through 3 of the Interrupt Enable Register (IER). Similarly, setting bits of the IER register to
logic 1, enables the selected interrupt. Disabling an interrupt prevents it from being indicated as
active in the IIR and from activating IRQ signal.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
|---|---|
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| HMS3224M3-12 | 制造商:HANBIT 制造商全稱:Hanbit Electronics Co.,Ltd 功能描述:SRAM MODULE 768KBit (32K x 24-Bit) |
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