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參數(shù)資料
| 型號： | HMS30C7202 |
| 廠商： | HYNIX SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-bit ARM7TDMI RISC static CMOS CPU core |
| 中文描述： | 32-BIT, 82.944 MHz, RISC PROCESSOR, PBGA256 |
| 封裝： | 17 X 17 MM, 1.40 MM HEIGHT, 1 MM PITCH, FBGA-256 |
| 文件頁數(shù)： | 135/161頁 |
| 文件大小： | 973K |
| 代理商： | HMS30C7202 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁當(dāng)前第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁
HMS30C7110
2003 MagnaChip Semiconductor Ltd. All Rights Reserved
Version 1.5
135
00 = REQ 1-2-3-4 01 = REQ 2-3-4-1
10 = REQ 3-4-1-2 11 = REQ 4-1-2-3
ARB_MODE6 6
Arbiter 6 rotate enable
0 = Priority does not rotate, 1 = Priority rotate enable
1
ARB_MODE5 5
Arbiter 5 rotate enable
0 = Priority does not rotate, 1 = Priority rotate enable
1
ARB_MODE4 4
Arbiter 4 rotate enable
0 = Priority does not rotate, 1 = Priority rotate enable
1
ARB_MODE3 3
Arbiter 3 rotate enable
0 = Priority does not rotate, 1 = Priority rotate enable
1
ARB_MODE2 2
Arbiter 2 rotate enable
0 = Priority does not rotate, 1 = Priority rotate enable
1
ARB_MODE1 1
Arbiter 1 rotate enable
0 = Priority does not rotate, 1 = Priority rotate enable
1
ARB_MODE0 0
Arbiter 0 rotate enable
0 = Priority does not rotate, 1 = Priority rotate enable
1
2.12.1.5.
INTERRUPT PENDING REGISTER (INTPND, offset = 0x10)
Each of the 32 bits in the interrupt pending register shows whether the corresponding interrupt
request is the highest priority one that is unmasked and waits for the interrupt to be serviced. Since
INTPND is located after the priority logic, only one bit can be set to 1 at most, and that is the very
interrupt request generating IRQ to CPU. In interrupt service routine for IRQ, you can read this
register to determine the interrupt source to be serviced among 23 sources.
Like the SRCPND, this register has to be cleared in the interrupt service routine. We can clear a
specific bit of INTPND register by writing a data to this register. It clears only the bit positions of
INTPND corresponding to those set to one in the data. The bit positions corresponding to those that
are set to 0 in the data remains as they are with no change.
Table 2.101 Interrupt Pending Register
Address :
1930_0010
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| HMS3224M3-12 | 制造商:HANBIT 制造商全稱:Hanbit Electronics Co.,Ltd 功能描述:SRAM MODULE 768KBit (32K x 24-Bit) |
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