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參數(shù)資料
| 型號： | HMS30C7202 |
| 廠商： | HYNIX SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-bit ARM7TDMI RISC static CMOS CPU core |
| 中文描述： | 32-BIT, 82.944 MHz, RISC PROCESSOR, PBGA256 |
| 封裝： | 17 X 17 MM, 1.40 MM HEIGHT, 1 MM PITCH, FBGA-256 |
| 文件頁數(shù)： | 61/161頁 |
| 文件大?。?/td> | 973K |
| 代理商： | HMS30C7202 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁當(dāng)前第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁
HMS30C7110
2003 MagnaChip Semiconductor Ltd. All Rights Reserved
Version 1.5
61
15:12 RW
0xf
RAS (Row Active Time)
This 4-bit field specifies the number of cycles guaranteed between an
activate command and a pre-charge command.
11: 8
RW
0xf
RC (Row Cycle Time)
This 4-bit field specifies the number of cycles for a refresh command. It
also specifies the number of cycles between bank activation commands
to the same bank.
7: 6
0x0
Reserved
5: 4
RW
0x7
CL (CAS Latency)
This value is used to program the SDRAM devices during the
Initialization sequence, and internally by the SDRAM controller.
0 = 1 clock
1 = 2 clocks
2 = 3 clocks
3 = Reserved
3: 2
0x0
Reserved
0
RW
0x1
Row Hit Enable
This value is used to enable the checking of the row address from
internal logic matched with row address of destination SDRAM. It may
cause one or two clock delay in accessing SDRAM but will make sure
that correct operation will be happening.
0 : Do not check whether row address is HIT or not.
1 : Check whether row address is HIT or not.
2.5.2.3.
Refresh Interval
This register includes refresh interval value and MCLK tuning control reginter.
Table 2.18 Refresh Interval
Address :
1908_0014
Bits
Access Default Description
31:29
0x0
Reserved.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HMS30C7202N | Highly-intergrated MPU |
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| HMS81C2012AK | CMOS Single-Chip 8-Bit Microcontroller with A/D Converter & VFD Driver |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| HMS3224M3-12 | 制造商:HANBIT 制造商全稱:Hanbit Electronics Co.,Ltd 功能描述:SRAM MODULE 768KBit (32K x 24-Bit) |
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