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參數(shù)資料
| 型號： | HMS30C7202 |
| 廠商： | HYNIX SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-bit ARM7TDMI RISC static CMOS CPU core |
| 中文描述： | 32-BIT, 82.944 MHz, RISC PROCESSOR, PBGA256 |
| 封裝： | 17 X 17 MM, 1.40 MM HEIGHT, 1 MM PITCH, FBGA-256 |
| 文件頁數(shù)： | 50/161頁 |
| 文件大小： | 973K |
| 代理商： | HMS30C7202 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁當前第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁
HMS30C7110
2003 MagnaChip Semiconductor Ltd. All Rights Reserved
Version 1.5
50
11 : 100MHz – 160MHz
1
RW
0x0
vcoinit : VCO initialize signal
During power-up sequence, vcoinit is recommended to be activated for
more than 100ns just after deactivation of the vcopd signal.
0
RW
0x0
vcopd : VCO power down mode
If set to “1”, PLL will not generate clock and VCO will stop.
Fck = Fref
×
(m+2) / (n + 1)
2.3.2.5.
PLL Status
This register controls Software reset of PLL and some of control signals of PLL module and
indicates PLL locking status.
Table 2.12 PLL Status
Address :
1830_0010
Bits
Access Default Description
31
RW
0x0
BYPASS, PLL bypass mode “active high”
30
RW
0x0
Cnttest, PLL counter toggle test “active high”
29
RW
0x0
Lfo, PLL External loop filter port “ analog”
28:25 RW
0xa
ICP, PLL charge pump bias current control vector
24
RW
0x0
Tdm, PLL digital part test mode “active high”
23:22 RW
0x0
Tpdud, PLL charge pump test mode (Normal mode ‘00’)
21:5
0x0
Reserved
4
RW
0x0
PLL Software RESET “active high”
3:1
0x0
Reserved
0
R
0x0
Main PLL locking end: high active
Refer MAGNACHIP PLL User guide
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
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