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參數(shù)資料
| 型號： | HMS30C7202 |
| 廠商： | HYNIX SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-bit ARM7TDMI RISC static CMOS CPU core |
| 中文描述： | 32-BIT, 82.944 MHz, RISC PROCESSOR, PBGA256 |
| 封裝： | 17 X 17 MM, 1.40 MM HEIGHT, 1 MM PITCH, FBGA-256 |
| 文件頁數(shù)： | 75/161頁 |
| 文件大?。?/td> | 973K |
| 代理商： | HMS30C7202 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁當(dāng)前第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁
HMS30C7110
2003 MagnaChip Semiconductor Ltd. All Rights Reserved
Version 1.5
75
2.6.2.2.
INT_SRC (offset = 0x04)
The Ethernet MAC provides 30 interrupt sources.
Table 2.24 Interrupt Source Bit Definition
MAC0 Address :
1920_0004
MAC1 Address :
1920_1004
Bits
Access Default Description (Write “1” to clear each bit)
31
RW
0
1 = MII PHY interrupt
30
RW
0
1 = MII Scan interrupt
29
RW
0
1 = TX error at PHY
28
RW
0
1 = RX error at PHY
27
RW
0
1 = TX address return buffer overflow.
26
RW
0
1 = TX address return buffer underflow
25
RW
0
1 = Collision Detected
24
RW
0
1 = Carrier Sense Detected
23
0
Reserved.
22
RW
0
1 = TX complete (high priority queue)
21
RW
0
1 = Late collision detected
20
RW
0
1 = TX completed (low priority queue)
19
RW
0
1 = SYS TX FIFO overflow
18
RW
0
1 = SYS TX FIFO underflow
17
RW
0
1 = MAC TX FIFO overflow
16
RW
0
1 = MAC TX FIFO underflow
15
RW
0
1 = TX length buffer overflow (low priority queue)
14
RW
0
1 = TX length buffer underflow (low priority queue)
13
RW
0
1 = TX address buffer overflow (low priority queue)
12
RW
0
1 = TX address buffer underflow (low priority queue)
11
RW
0
1 = RX status buffer overflow
10
RW
0
1 = RX status buffer underflow
9
RW
0
1 = RX address buffer overflow
8
RW
0
1 = RX address buffer underflow
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PDF描述 |
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