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參數(shù)資料
| 型號(hào)： | HMS30C7202 |
| 廠商： | HYNIX SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-bit ARM7TDMI RISC static CMOS CPU core |
| 中文描述： | 32-BIT, 82.944 MHz, RISC PROCESSOR, PBGA256 |
| 封裝： | 17 X 17 MM, 1.40 MM HEIGHT, 1 MM PITCH, FBGA-256 |
| 文件頁數(shù)： | 46/161頁 |
| 文件大?。?/td> | 973K |
| 代理商： | HMS30C7202 |
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HMS30C7110
2003 MagnaChip Semiconductor Ltd. All Rights Reserved
Version 1.5
46
2.3.
Clock/Watchdog Timer
The HMS30C7110 integrates a clock module, which is composed of the clock generator, the reset
de-bouncing circuit, and watchdog timer (WDT). The clock generator provides the system clock.
The main PLL multiplies the incoming external crystal clock input by 7(default). Assuming 10 MHz
external clock is used and 70MHz of the CPU speed is intended, the register setting is to be
“multiplying by 7”. An internal register also provides a method to determine the ratio between CPU
clock and bus clock. It can be either 1:1 or 2:1. To run CPU with maximum performance, set the
PLL output frequency to 70MHz and set the ratio to 1:1, then CPU runs in 70MHz and all others
run at 70 MHz.
Watchdog Timer generates the reset signal internally when the timer reaches the end value. So, the
controlling software must reload the preset value to the timer before the timer expires during normal
operation. Complete descriptions of these registers are given in the Register Section.
2.3.1.
The Clock Module consists of several blocks such as a register file, a reset de-bouncer, a clock
Block Diagram
generator, and a watchdog timer.
Debounce
Reset
( slave )
Register
File
DLL
Generator
Clock
HRESETn
RESET_IN
system clock
Peripheral bus
Figure 2.1 Block Diagram of Clock Module
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HMS30C7202N | Highly-intergrated MPU |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| HMS3224M3-12 | 制造商:HANBIT 制造商全稱:Hanbit Electronics Co.,Ltd 功能描述:SRAM MODULE 768KBit (32K x 24-Bit) |
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