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參數(shù)資料
| 型號： | HMS30C7202 |
| 廠商： | HYNIX SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-bit ARM7TDMI RISC static CMOS CPU core |
| 中文描述： | 32-BIT, 82.944 MHz, RISC PROCESSOR, PBGA256 |
| 封裝： | 17 X 17 MM, 1.40 MM HEIGHT, 1 MM PITCH, FBGA-256 |
| 文件頁數(shù)： | 80/161頁 |
| 文件大?。?/td> | 973K |
| 代理商： | HMS30C7202 |
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HMS30C7110
2003 MagnaChip Semiconductor Ltd. All Rights Reserved
Version 1.5
80
2.6.2.5.
COLL_CFG (offset = 0x10)
This register defines collision related parameters.
Table 2.27 Collision Configuration Definition
MAC0 Address :
1920_0010
MAC1 Address :
1920_1010
Bits
Access Default Description
31:16 RW
0x000F Maximum Retry
This field specifies the maximum number of consequential
retransmission attempts after the collision is detected. When the
maximum number is reached the MAC reports an error and tops
transmitting the current packet. According to the Ethernet standard, the
Maximum Retry default value is set to 0xF (15 in decimal)
15:8
RW
0x20
Write Allowance
Define the margin in system fifo to prevent overflow.
7:0
RW
0x10
Collision Window
Define the number of data from the start of transmission until collision is
detected. If collision is detected before the number of data is reached this
value, it will be considered as retry able collision.
2.6.2.6.
TX_BADDR (offset = 0x14)
The start address of outgoing frame is written in this register. Writing to TX_BADDR and
TX_LENGTH will initiate transmission process.
Table 2.28 Transmit Buffer Address
MAC0 Address :
1920_0014
MAC1 Address :
1920_1014
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
|---|---|
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| HMS3224M3-12 | 制造商:HANBIT 制造商全稱:Hanbit Electronics Co.,Ltd 功能描述:SRAM MODULE 768KBit (32K x 24-Bit) |
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