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參數(shù)資料
| 型號(hào)： | HMS30C7202 |
| 廠商： | HYNIX SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-bit ARM7TDMI RISC static CMOS CPU core |
| 中文描述： | 32-BIT, 82.944 MHz, RISC PROCESSOR, PBGA256 |
| 封裝： | 17 X 17 MM, 1.40 MM HEIGHT, 1 MM PITCH, FBGA-256 |
| 文件頁數(shù)： | 62/161頁 |
| 文件大小： | 973K |
| 代理商： | HMS30C7202 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁當(dāng)前第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁
HMS30C7110
2003 MagnaChip Semiconductor Ltd. All Rights Reserved
Version 1.5
62
28
0x1
Clock Select for SDRAM Read.
1 : Clock Source = SCLK output
0 : Clock Source = MCLK input
27:24
0x3
Delay for SDRAM Read Clock (0-15ns).
23:21
0x0
Reserved.
20
0x0
Clock Select for SDRAM Write.
1 : Clock Source = SCLK output
0 : Clock Source = MCLK input
19:16
0x3
Delay for SDRAM Write Clock (0-15ns).
15:13
0x0
Reserved
12: 0
0x0
Refresh Interval
This 13-bit field is used to enable refresh and set the refresh period.
When set to zero, refresh cycles are disabled. When set to non-zero,
refresh cycles are enabled, and are requested internally based on this
programmed value. RP and RC control the timing waveform of refresh
cycle. This field is set to zero on the hard reset, so refreshes are disabled
after a hard reset. This field is a one-based number, and is programmed
in CLK period.(1/CLK)
t
REFINT
= (REFINT + 1) /CLK
2.5.2.4.
INIT Control
This register includes init bit.
Table 2.19 INIT Control register
Address :
1908_0018
Bits
Access Default Description
31:1
Reserved.
0
WO
0
INIT
This bit when set invokes an SDRAM power up initialization sequence.
All other fields in this register must be programmed with valid values
before or at the same time init is set. Once the initialization sequence is
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