參數(shù)資料
型號： DS21554LN
廠商： DALLAS SEMICONDUCTOR
元件分類： Digital Transmission Interface
英文描述： DATACOM, PCM TRANSCEIVER, PQFP100
封裝： 14 X 14 MM, LQFP-100
文件頁數(shù)： 18/117頁
文件大?。?/td> 698K
代理商： DS21554LN
DS21354 & DS21554
114 of 117
21.4 Transmit AC Characteristics
AC CHARACTERISTICS – TRANSMIT SIDE [See Figure 21-11 to Figure 21-13]
(0
°°°°C to 70°°°°C; VDD = 3.3V ±±±± 5% for DS21354L;
0
°°°°C to 70°°°°C; VDD = 5.0V ±±±± 5% for DS21554L;
-40
°°°°C to +85°°°°C; VDD = 3.3V ±±±± 5% for DS21354LN;
-40
°°°°C to +85°°°°C; VDD = 5.0V ±±±± 5% for DS21554LN)
PARAMETER
SYMBOL
MIN
TYP
MAX
UNITS
NOTES
TCLK Period
tCP
488
ns
TCLK Pulse Width
tCH
tCL
75
ns
TCLKI Period
tLP
488
ns
TCLKI Pulse Width
tLH
tLL
75
ns
TSYSCLK Period
tSP
100
648
448
244
122
ns
1
2
3
4
TSYSCLK Pulse Width
tSH
tSL
50
ns
TSYNC or TSSYNC Set Up to TCLK
or TSYSCLK falling
tSU
20
tCH –5
or
tSH –5
ns
TSYNC or TSSYNC Pulse Width
tPW
50
ns
TSER, TSIG, TDATA, TLINK,
TPOSI, TNEGI Set Up to TCLK,
TSYSCLK, TCLKI Falling
tSU
20
ns
TSER, TSIG, TDATA, TLINK,
TPOSI, TNEGI Hold from TCLK,
TSYSCLK, TCLKI Falling
tHD
20
ns
TCLK, TCLKI or TSYSCLK Rise and
Fall Times
tR , tF
25
ns
Delay TCLKO to TPOSO, TNEGO
Valid
tDD
50
ns
Delay TCLK to TESO Valid
tD1
50
ns
Delay TCLK to TCHBLK, TCHCLK,
TSYNC, TLCLK
tD2
50
ns
Delay TSYSCLK to TCHCLK,
TCHBLK, CO
tD3
75
ns
CI Set Up to TSYSCLK Rising
tSC
20
ns
CI Pulse Width
tWC
50
ns
NOTES:
1. TSYSCLK = 1.544 MHz.
2. TSYSCLK = 2.048 MHz.
3. TSYSCLK = 4.096 MHz
4. TSYSCLK = 8.192 MHz
相關(guān)PDF資料
PDF描述
DS2155G DATACOM, FRAMER, PBGA100
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DS21600N PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDIP8
DS2155LN DATACOM, FRAMER, PQFP100
DS21602N PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDIP8
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參數(shù)描述
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DS2155G 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T1/E1/J1 Transceiver RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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