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參數(shù)資料
| 型號： | SCD243110QCD |
| 廠商： | INTEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 4 CHANNEL(S), 134.4K bps, SERIAL COMM CONTROLLER, PQFP100 |
| 封裝： | METRIC, QFP-100 |
| 文件頁數(shù)： | 146/186頁 |
| 文件大小： | 2204K |
| 代理商： | SCD243110QCD |
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CD2431 — Advanced Multi-Protocol Communications Controller
62
Datasheet
Transmit and receive data can be encoded and decoded in NRZ, NRZI, or Manchester formats. For
NRZI, at the start of transmission, a learning datastream of contiguous zeros achieves bit
synchronization; for Manchester, an alternating pattern of ones and zeros is required.
NRZ, NRZI, and Manchester are data encoding schemes used in various synchronous protocols. In
NRZ, the signal condition represents the data type, high for logic ‘1’ and low for logic ‘0’. In NRZ
and NRZI encoding, the transitions of the datastream occur at the beginning of the bit cell. In NRZI
encoding, the signal condition switches to the opposite state to send a binary ‘0’. In Manchester
encoding, the transitions are always in the middle of the bit cell. A high-to-low transition is made
to send a logic ‘1’, and a low-to-high transition to send a logic ‘0’. The timing diagrams (Figure 11
through Figure 13) illustrate the encoding method. The data bits are ‘0110010’.
Example 3
This example illustrates programming the DPLL at 128 kbits/second in NRZI mode, using the
internal clock with a system clock frequency of 33 MHz.
Divisor loaded into RCOR = 38 or 26h
Value loaded into RCOR = 28h, to enable the DPLL, NRZI framing and select Clk 0
Example 4
This example illustrates programming the DPLL in the
×1 External Clock mode with Manchester
encoding.
Divisor loaded into RBPR = 01h to enable
×1 external clock
Value loaded into RCOR = 36h to enable the DPLL, select Manchester framing, and external clock
When using an n-times external clock, the highest possible clock frequency and largest divisor
combination is recommended. The frequency of an external clock should be less than the system
CLK input divided by 16, (that is, for 33-MHz operation, the data clock should be less than 2.0
MHz). Note that R/TBPR is an 8-bit register; therefore the largest divisor value is 255.
3600
4b
Clk 2
0.06%
4800
e3
Clk 1
0.06%
7200
97
Clk 1
0.06%
9600
71
Clk 1
0.06%
19200
e3
Clk 0
0.06%
38400
71
Clk 0
0.06%
56000
4d
Clk 0
0.16%
64000
43
Clk 0
0.53%
76800
38
Clk 0
0.06%
115200
25
Clk 0
0.06%
12800
21
Clk 0
0.53%
134400
20
Clk 0
1.38%
1.All divisors are in hexadecimal.
Table 8.
Bit Rate Constants, CLK = 35 MHz (Sheet 2 of 2)
Bit Rate
Divisor1
Clock
Error
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SCG2500AI-019.44M | 51.84 MHz, OTHER CLOCK GENERATOR, DSO14 |
| SCG4525 | 4000/14000/40000 SERIES, PLL BASED CLOCK DRIVER, 1 TRUE OUTPUT(S), 1 INVERTED OUTPUT(S), DSO18 |
| SCN2641CC1A28 | 1 CHANNEL(S), 1M bps, SERIAL COMM CONTROLLER, PQCC28 |
| SCN2681TC1A44A | 2 CHANNEL(S), 1M bps, SERIAL COMM CONTROLLER, PQCC44 |
| SCN68562C2N48 | 2 CHANNEL(S), 4M bps, MULTI PROTOCOL CONTROLLER, PDIP48 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SCD248110QCD | 功能描述:IC 4CH WAN COMMUN CTRL 100QFP RoHS:否 類別:集成電路 (IC) >> 接口 - 控制器 系列:- 標(biāo)準(zhǔn)包裝:4,900 系列:- 控制器類型:USB 2.0 控制器 接口:串行 電源電壓:3 V ~ 3.6 V 電流 - 電源:135mA 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:36-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:36-QFN（6x6） 包裝:* 其它名稱:Q6396337A |
| SCD24H | 制造商:ZOWIE 制造商全稱:Zowie Technology Corporation 功能描述:Schottky Barrier Diode |
| SCD24L | 制造商:ZOWIE 制造商全稱:Zowie Technology Corporation 功能描述:SURFACE MOUNT LOW VF SCHOTTKY BARRIER RECTIFIER |
| SCD24LH | 制造商:ZOWIE 制造商全稱:Zowie Technology Corporation 功能描述:Schottky Barrier Diode |
| SCD255K851A3L28-A | 制造商:Cornell Dubilier Electronics 功能描述:CAPACITOR PP MODULE, 2.5UF, 850V, Product Range:CORNELL DUBILIER - SCD Series, C 制造商:Cornell Dubilier Electronics 功能描述:FILM CAPACITOR |
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