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參數(shù)資料
| 型號： | SCD243110QCD |
| 廠商： | INTEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 4 CHANNEL(S), 134.4K bps, SERIAL COMM CONTROLLER, PQFP100 |
| 封裝： | METRIC, QFP-100 |
| 文件頁數(shù)： | 125/186頁 |
| 文件大小： | 2204K |
| 代理商： | SCD243110QCD |
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Advanced Multi-Protocol Communications Controller — CD2431
Datasheet
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The CD2431 can perform DMA operations in any of the supported line protocols. A special
Append mode feature can reduce host CPU overhead for asynchronous datastreams. DMA
operations are channel- and direction-specific. In each channel, either the transmitter and the
receiver, or both, can be independently programmed for DMA mode by the CMR (Channel Mode
register).
When the CD2431 acquires the bus for a DMA transfer, only data for one channel and in one
direction is transferred; then, bus ownership is relinquished. A maximum of 16 bytes — the depth
of the transmit and receive FIFOs — are transferred during any ownership cycle.
Whenever possible, DMA cycles are 16 bits wide, and buffers have the proper byte alignment.
Unaligned buffers are sent using only 8-bit-wide transfers. If the buffer begins on an even address
and contains an odd number of bytes, the CD2431 uses 16-bit transfers for all the words in the
buffer except the last transfer, which is 8 bits.
If one buffer in a chain ends on an odd address, the next buffer in the chain should also start on an
odd address to maintain proper alignment for most efficient bus usage. In this case, only the last
transfer of the first buffer and the first transfer of the next buffer is 8 bits wide; all others are 16
bits.
The CD2431 can be forced to perform only byte-wide DMA operations by setting the ByteDMA
bit (DMR[3]).
5.4.1
Bus Acquisition Cycle
1. CD2431 asserts BR* and waits for BGIN*.
2. When BGIN* is detected, the CD2431 can access the bus after the current bus owner
relinquishes control of the bus.
3. If BGACK* is high when BGIN* goes low, then the bus is free to access. Go to step 5.
4. If BGACK* is low when BGIN* goes low, then the bus is in use. The CD2431 waits for
BGACK* to go high.
5. Once the CD2431 senses that BGACK* is high, the CD2431 waits for the current bus cycle to
terminate (DS* and DTACK* high) and then asserts BGACK* by driving it low. At that time,
the CD2431 owns the bus. After driving BGACK* low, the CD2431 drives BR* high.
In Figure 5, the CD2431 was required to wait to access the bus.
相關PDF資料 |
PDF描述 |
|---|---|
| SCG2500AI-019.44M | 51.84 MHz, OTHER CLOCK GENERATOR, DSO14 |
| SCG4525 | 4000/14000/40000 SERIES, PLL BASED CLOCK DRIVER, 1 TRUE OUTPUT(S), 1 INVERTED OUTPUT(S), DSO18 |
| SCN2641CC1A28 | 1 CHANNEL(S), 1M bps, SERIAL COMM CONTROLLER, PQCC28 |
| SCN2681TC1A44A | 2 CHANNEL(S), 1M bps, SERIAL COMM CONTROLLER, PQCC44 |
| SCN68562C2N48 | 2 CHANNEL(S), 4M bps, MULTI PROTOCOL CONTROLLER, PDIP48 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| SCD248110QCD | 功能描述:IC 4CH WAN COMMUN CTRL 100QFP RoHS:否 類別:集成電路 (IC) >> 接口 - 控制器 系列:- 標準包裝:4,900 系列:- 控制器類型:USB 2.0 控制器 接口:串行 電源電壓:3 V ~ 3.6 V 電流 - 電源:135mA 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:36-VFQFN 裸露焊盤 供應商設備封裝:36-QFN（6x6） 包裝:* 其它名稱:Q6396337A |
| SCD24H | 制造商:ZOWIE 制造商全稱:Zowie Technology Corporation 功能描述:Schottky Barrier Diode |
| SCD24L | 制造商:ZOWIE 制造商全稱:Zowie Technology Corporation 功能描述:SURFACE MOUNT LOW VF SCHOTTKY BARRIER RECTIFIER |
| SCD24LH | 制造商:ZOWIE 制造商全稱:Zowie Technology Corporation 功能描述:Schottky Barrier Diode |
| SCD255K851A3L28-A | 制造商:Cornell Dubilier Electronics 功能描述:CAPACITOR PP MODULE, 2.5UF, 850V, Product Range:CORNELL DUBILIER - SCD Series, C 制造商:Cornell Dubilier Electronics 功能描述:FILM CAPACITOR |
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