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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 59/398頁 |
| 文件大小： | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 2. Signal Descriptions
2-21
Timing Comments
Assertion/Negation—The MPC106 asserts BAA together with TA
during a read access and one clock cycle after TA during write
accesses (to advance the burst address).
2.2.3.1.5 Data Address Latch Enable (DALE)—Output
The data address latch enable (DALE) signal is an output on the MPC106. Following are
the state meaning and timing comments for the DALE signal.
State Meaning
Asserted—Indicates the external address latch should latch the
current 60x bus address.
Negated—Indicates the external address latch should be transparent.
Timing Comments
Assertion—Occurs when the data SRAM access starts and the
address is valid.
Negation—Occurs when the data access is completed.
2.2.3.1.6 Data RAM Chip Select (DCS)—Output
The data RAM chip select (DCS) signal is an output on the MPC106. Following are the
state meaning and timing comments for the DCS signal.
State Meaning
Asserted—Enables the L2 data RAMs for read or write operations.
Negated—Disables the L2 data RAMs.
Timing Comments
Assertion/Negation—For a burst SRAM configuration, DCS is valid
when ADS is asserted.
–or–
For a pipelined burst SRAM configuration, DCS is valid when ADS
or TS is asserted.
–or–
For an asynchronous SRAM configuration, DCS is asserted when a
data read or write is in progress. DCS is negated when the L2 cache
is idle.
2.2.3.1.7 Dirty In (DIRTY_IN)—Input
The dirty in (DIRTY_IN) signal is an input on the MPC106. The polarity of the DIRTY_IN
signal is programmable by using the PICR2[CF_MOD_HIGH] parameter; see
Section 3.2.7, “Processor Interface Configuration Registers,” for more information.
Following are the state meaning and timing comments for the DIRTY_IN signal.
State Meaning
Asserted—Indicates that the selected L2 cache line is modified.
Negated—Indicates that the selected L2 cache line is unmodified.
Timing Comments
Assertion/Negation—The DIRTY_IN signal is valid when the L2 hit
delay after TS expires. The DIRTY_IN signal is held valid until the
end of the address phase.
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PDF描述 |
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