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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 50/398頁 |
| 文件大小： | 1112K |
| 代理商： | MPC106 |
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2-12
MPC106 PCIB/MC User's Manual
MOTOROLA
2.2.2.6 Caching-Inhibited (CI)—Input/Output
The caching-inhibited (CI) signal is both an input and output signal on the MPC106.
Following are the state meaning and timing comments for the CI signal.
State Meaning
Asserted—Indicates that an access is caching-inhibited.
Negated—Indicates that an access is caching-allowed. Note that CI
is always negated for snoop cycles initiated by the MPC106.
Assertion/Negation—The same as A[0–31].
High-impedance—The same as A[0–31].
Timing Comments
2.2.2.7 Data Bus Grant 0 (DBG0)—Output
The data bus grant 0 (DBG0) signal is an output on the MPC106. Following are the state
meaning and timing comments for the DBG0 signal. Note that DBG0 also serves as a
configuration input at power-on reset (POR). See Section 2.2.8, “Configuration Signals,”
for more information.
State Meaning
Asserted—Indicates that the primary 60x may, with the proper
qualification, assume mastership of the data bus. A qualified data bus
grant is defined as the assertion of BG0 and negation of ARTRY. The
requirement for the ARTRY signal is only for the address bus tenure
associated with the data bus tenure about to be granted (that is, not
for another address tenure available because of address pipelining).
Negated—Indicates that the primary 60x processor is not granted
mastership of the data bus.
Timing Comments
Assertion—Occurs on the first clock cycle in which the data bus is
not busy and the primary 60x processor has the highest priority
outstanding data transaction. If the data bus is parked on the primary
60x processor, DBG0 is asserted one clock cycle after BG0. In fast-
L2 mode, DBG0 may be asserted as early as the same clock cycle as
the last TA of the previous data tenure.
Negation—Occurs one clock cycle after assertion.
2.2.2.8 Data Bus Grant Local Bus Slave (DBGLB)—Output
The data bus grant local bus slave (DBGLB) signal is an output on the MPC106. Following
are the state meaning and timing comments for the DBGLB signal.
State Meaning
Asserted—Indicates, to the local bus slave, that the MPC106 has
granted a 60x processor the data bus. If the cycle is a local bus slave
cycle, the local bus slave can use the data bus to transfer data to the
60x processor.
Negated—Indicates that a 60x processor has not been granted
mastership of the data bus.
Timing Comments
Assertion—The same as DBG
n
except if the previous transaction is
an external L2 cache operation and the externally-controlled L2
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