參數(shù)資料
型號(hào)： MPC106
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 199/398頁
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代理商： MPC106
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MOTOROLA
Chapter 5. Secondary Cache Interface
5-23
5.4 L2 Cache Interface Parameters
The L2 cache interface parameters, located in PICR1 and PICR2, allow the MPC106 to
support a variety of L2 cache configurations and timings. The MPC106’s default power-up
configuration holds the L2 cache disabled so that system software can program all the L2
cache interface parameters prior to enabling the L2 interface. Some of the parameters only
affect the internal L2 cache controller interface, while others affect both the internal L2
cache controller interface and external L2 cache controller interface.
The following sections describe the L2 cache interface parameters. Refer to Chapter 3,
“Device Programming,” for additional information about the specific programming of the
L2 cache interface parameters.
5.4.1 L2 Cache Interface Control Parameters
The L2 cache interface control parameters control specific operations of the L2 cache
interface, and can be modified whether the internal L2 cache interface is enabled or
disabled. The L2 cache interface control parameters are:
CF_EXTERNAL_L2—Specifies if the external L2 cache interface is enabled.
CF_L2_MP—Specifies single or multiprocessor configuration, and write-through or
write-back L2 cache interface configuration.
L2_UPDATE_EN—Specifies if the internally-controlled L2 cache can be updated.
This L2 parameter can also be set through port 0x81C.
L2_EN—Specifies if the internal L2 cache interface is enabled. Can also be
configured through port 0x81C. Note that the CF_L2_MP parameter must also
indicate a single processor with write-back or write-through L2 cache configuration
to enable the internal L2 cache controller.
—, W
xx1
N
(60x)
Hit
inv
—> invalid
PCI —> MEM
—, W
xx1
N
(60x)
Miss
—
—
PCI —> MEM
Key:
A
N
RWNITC
W
Asserted
Negated
Read-with-no-intent-to-cache
Write-with-flush, write-with-flush-atomic,
write-with-kill
Write-with-kill
Invalid
Unmodified
B
R
RWITM
Burst
Read, read-atomic, RWNITC
Read-with-intent-to-modify, RWITM atomic
WNK
—,x
mod
SB
Write-with-flush, write-with-flush-atomic
Input don’t care
Modified
Single-beat
WK
inv
um
Table 5-3. Write-Through L2 Cache Response (Continued)
Bus Operation
(Single-Beat or
Burst, Read or
Write)
WIM
ARTRY
L2 Hit
New L2
Status
L2 Controller
Response
MPC106
Operation
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