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參數資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數： | 296/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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7-8
MPC106 PCIB/MC User's Manual
MOTOROLA
The MPC106 is hardwired for fast device select timing (PCI status register[10–9] = 0b00).
Therefore, when the MPC106 is the target of a transaction (system memory access), it
asserts DEVSEL one clock cycle following the address phase.
As a master, if the MPC106 does not see the assertion of DEVSEL within four clocks after
the address phase (five clocks after it asserts FRAME), it terminates the transaction with a
master-abort.
7.3.5 Byte Alignment
The byte enable (C/BE[3–0], during a data phase) signals are used to determine which byte
lanes carry meaningful data. The byte enable signals may enable different bytes for each of
the data phases. The byte enables are valid on the edge of the clock that starts each data
phase and stay valid for the entire data phase. Note that parity is calculated on all bytes
regardless of the byte enables. See Section 7.6.1, “PCI Parity,” for more information.
If the MPC106, as a target, sees no byte enables asserted, it completes the current data phase
with no permanent change. This implies that on a read transaction, the MPC106 expects
that the data is not changed, and on a write transaction, the data is not stored.
7.3.6 Bus Driving and Turnaround
A turnaround cycle is required, to avoid contention, on all signals that may be driven by
more than one agent. The turnaround cycle occurs at different times for different signals.
The IRDY, TRDY, DEVSEL, and STOP signals use the address phase as their turnaround
cycle. FRAME, C/BE[3–0], and AD[31–0] signals use the idle cycle between transactions
(when both FRAME and IRDY are negated) as their turnaround cycle. The PERR signal
has a turnaround cycle on the fourth clock after the last data phase.
The address/data signals, AD[31–0], are driven to a stable condition during every address/
data phase. Even when the byte enables indicate that byte lanes carry meaningless data, the
signals carry stable values. Parity is calculated on all bytes regardless of the byte enables.
See Section 7.6.1, “PCI Parity,” for more information.
7.4 PCI Bus Transactions
This section provides descriptions of the PCI bus transactions. All bus transactions follow
the protocol as described in Section 7.3, “PCI Bus Protocol.” Read and write transactions
are similar for the memory and I/O spaces, so they are treated as a generic “read
transaction” or a generic “write transaction.”
The timing diagrams show the relationship of significant signals involved in bus
transactions.When a signal is drawn as a solid line, it is actively being driven by the current
master or target. When a signal is drawn as a dashed line, no agent is actively driving it.
High-impedance signals are indicated to have indeterminate values when the dashed line is
between the two rails.
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PDF描述 |
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參數描述 |
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