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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 133/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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3-50
MPC106 PCIB/MC User's Manual
MOTOROLA
23–22
—
00
Reserved
21
WCBUF
0
Memory write buffer type. This bit configures the MPC106 for one of
two buffer types, and controls the timing and operation of the buffer
control signals (BCTL0 and BCTL1). See Section 6.2, “Memory
Interface Signal Buffering,” for more information.
0
Flow through or transparent latch type buffer
1
Registered type buffer
20
RCBUF
1
Memory read buffer type. This bit configures the MPC106 for one of
two buffer types, and controls the timing and operation of the buffer
control signals (BCTL0 and BCTL1). See Section 6.2, “Memory
Interface Signal Buffering,” for more information.
0
Flow-through type buffer
1
Transparent latch or registered type buffer
19–8
SDMODE
All 0s
SDRAM mode register. For SDRAM only. These bits specify the
SDRAM mode register data to be written to the SDRAM array
during power-up configuration.
Bit
Description
19–15
Opcode. For compliance with the JEDEC standard, these
bits are set to 0b00000 for normal mode of operation and
to 0b00001 for the JEDEC reserved test mode. All other
modes of operation are vendor-specific.
14–12
CAS latency
000
Reserved
001
1
010
2
011
3
100
4
101
Reserved
110
Reserved
111
Reserved
11
Wrap type
0
Sequential (Note that the sequential wrap type is
required for 60x processor-based systems)
1
Interleaved
10–8
Wrap length
000
Reserved
001
Reserved
010
4
011
Reserved
100
Reserved
101
Reserved
110
Reserved
111
Reserved
Table 3-34. Bit Settings for MCCR4—0xFC (Continued)
Bit
Name
Reset
Value
Description
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