參數(shù)資料
型號(hào)： MPC106
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 387/398頁(yè)
文件大?。?/td> 1112K
代理商： MPC106
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MOTOROLA
Index
Index-1
INDEX
Note:
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document references, which are also italicized).
Numerics
60x address bus,
see
Address bus, 60x
60x data bus,
see
Data bus, 60x
60x processor interface
60x local bus slave timing,
4-21
address
retry
,
2-10
,
4-8
address tenure operations,
4-8
alternate
bus master
,
4-1
burst ordering and data transfers,
4-14
bus accesses,
4-6
bus configuration,
4-1
bus error signals,
9-3
bus error status register,
3-29
,
3-34
,
3-41
,
9-6
bus interface support,
4-1
bus interface unit (BIU),
B-1
bus protocol,
4-6
bus request monitoring, power management,
A-7
byte ordering,
B-1
configuration registers,
3-51
,
4-5
configuring power management,
3-26
data tenure operations,
4-18
error detection,
9-6
multiprocessor configuration,
4-3
overview,
1-4
,
4-1
PCI buffers,
8-3
PCI bus operations,
4-12
programmable parameters
parking
,
3-51
,
4-5
PICR1/PICR2 registers,
3-51
,
4-5
signals,
2-8
single-processor configuration,
4-1
slave
support,
4-21
system memory buffer,
8-2
unsupported bus transactions error,
4-20
,
9-6
A
AACK (address acknowledge) signal,
2-9
,
4-16
Acronyms and Abbreviations,
xxviii
Address bus, 60x
address
tenure
bus protocol overview,
4-6
operations,
4-8
timing configuration,
4-18
arbitration
bus arbitration,
4-8
dual processor arbitration,
4-9
signals,
4-7
L2 cache address operations,
5-9
snoop operation,
4-17
transfer attribute signals,
4-10
transfer termination,
4-16
Address maps
address map A
contiguous map,
3-4
discontiguous map,
3-5
overview,
3-1
PCI I/O map,
3-7
PCI memory map,
3-6
address map B, overview,
3-7
,
3-11
addressing on PCI bus,
7-6
DBG0 signal,
3-1
description,
3-1
emulation mode address map,
3-1
,
3-11
,
3-64
,
7-27
ESCR1 register,
3-1
,
3-64
,
7-27
examples, configuration sequences,
3-16
Addressing
L2 cache addressing,
5-9
memory addressing,
6-9
,
6-42
PCI bus
configuration space,
7-7
I/O space,
7-7
memory space,
7-6
AD
n
(PCI address/data bus) signals,
2-33
,
7-6
ADS (address strobe) signal,
2-20
,
5-39
Alignment
aligned data transfers,
4-14
byte alignment,
6-62
,
7-8
,
B-1
Alternate bus master, usage,
4-1
Alternate OS-visible parameters registers,
3-63
A
n
(60x address bus) signals,
2-9
Arbitration
60x bus
address bus arbitration,
4-8
address tenure,
4-6
arbitration signals,
4-7
data bus,
4-18
data tenure,
4-6
dual processor arbitration,
4-9
internal arbitration,
8-9
PCI bus arbitration,
7-3
Architecture
, PowerPC,
xxv
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