參數(shù)資料
型號(hào)： MPC106
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 52/398頁(yè)
文件大?。?/td> 1112K
代理商： MPC106
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2-14
MPC106 PCIB/MC User's Manual
MOTOROLA
2.2.2.9.2 Data Bus (DH[0–31], DL[0–31])—Input
Following are the state meaning and timing comments for the data bus as input signals.
State Meaning
Asserted/Negated—Represents the state of data being driven by a
60x processor, the L2 cache, or the memory subsystem.
Timing Comments
Assertion/Negation—For a 60x processor write transaction, the data
bus signals are valid one clock cycle after the assertion of DBG
n
. For
an L2 copy-back transaction, the data bus signals are valid when data
RAM output enable (DOE) is asserted. For a memory read
transaction, the data bus signals are valid at a time dependent on the
memory interface configuration. Refer to Chapter 6, “Memory
Interface,” for more information.
High-impedance—the data bus signals are released to high-
impedance one clock cycle after the last assertion of TA. If the
address tenure is ARTRYd, the data bus signals go to a high-
impedance state one clock cycle after the qualified ARTRY.
2.2.2.10 Global (GBL)—Input/Output
The global (GBL) signal is both an input and output signal on the MPC106. Following are
the state meaning and timing comments for the GBL signal.
State Meaning
Asserted—Indicates that an access is global. Coherency needs to be
enforced by hardware. Note that GBL is always asserted for snoop
cycles initiated by the MPC106.
Negated—Indicates that an access is not global. Hardware-enforced
coherency is not required.
Assertion/Negation—The same as A[0–31].
High-impedance—The same as A[0–31].
Timing Comments
2.2.2.11 Local Bus Slave Claim (LBCLAIM)—Input
The local bus slave claim (LBCLAIM) signal is an input on the MPC106. Following are the
state meaning and timing comments for the LBCLAIM signal.
State Meaning
Asserted—Indicates that the local bus slave claims the transaction
and is responsible for driving TA during the data tenure.
Negated—Indicates that the transaction is not claimed by the local
bus slave.
Timing Comments
Assertion—The MPC106 samples the LBCLAIM signal when
PICR2[CF_L2_HIT_DELAY] expires.
Negation—Occurs one clock cycle after assertion.
2.2.2.12 Machine Check (MCP)—Output
The machine check (MCP) signal is an output on the MPC106. Following are the state
meaning and timing comments for the MCP output signal.
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