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參數(shù)資料
| 型號(hào)： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 277/398頁 |
| 文件大小： | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 6. Memory Interface
6-57
Therefore, REFINT should be programmed according to the following equation:
REFINT < (per row refresh interval) – (worst case memory access) – (PRETOACT) – 4
Consider a typical SDRAM device with a refresh period of 32 ms for a 2K cycle. This
means that it takes 32 ms to refresh each internal bank and each internal bank has 2K rows.
To refresh the whole SDRAM (two internal banks, 4K rows) it takes 64 ms. The refresh
time per row is 32 ms
÷
2048 rows (or 64 ms
÷
4096 rows) = 15.6
μ
s. If the 60x bus clock
is running at 66 MHz, the number of clock cycles per row refresh is 15.6
μ
s
x
66 MHz =
1030 clock cycles.
If the system uses 8-bit ROMs on the 60x/memory bus, a burst read from ROM will follow
the timing shown in Figure 6–40. Also affecting the ROM access time is
MCCR2[TS_WAIT_TIMER]. The minimum time allowed for ROM devices to enter high
impedance is two clock cycles. TS_WAIT_TIMER adds clocks (n–1) to the minimum
disable time. This delay is enforced after all ROM accesses preventing any other memory
access from starting. Therefore a burst read from an 8-bit ROM will take:
{[(ROMFAL + 2) x 8 + 3] x 4 + 5} + [2 + (TS_WAIT_TIMER – 1)] clock cycles
So, if MCCR1[ROMFAL] = 4 and MCCR2[TS_WAIT_TIMER] = 3, the interval for a 60x
burst read from an 8-bit ROM will take:
{[(4 + 2) x 8 + 3] x 4 + 5} + [2 + (3 – 1)] = 209 + 4 = 213 clock cycles
Plugging the values into the REFINT equation above:
REFINT < 1030 – 213 – 2 – 4 = 811 clock cycles
The value stored in REFINT would be 0b00 0011 0010 1010 (or 810 clock cycles).
6.4.9.1 SDRAM Refresh Timing
The CBR refresh timing for SDRAM is controlled by the programmable timing parameter
MCCR3[REFREC]. REFREC represents the number of clock cycles from the refresh
command until a bank-activate command is allowed. The AC specifications of the specific
SDRAM device will provide a minimum refresh to activate interval.
The MPC106 implements bank staggering for CBR refreshes, as shown in Figure 6-31.
This reduces instantaneous current consumption for memory refresh operations.
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