參數(shù)資料
型號(hào)： MPC106
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 105/398頁
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代理商： MPC106
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3-22
MPC106 PCIB/MC User's Manual
MOTOROLA
3.2.3 PCI Registers
The
PCI Local Bus Specification
defines the configuration registers from 0x00 through
0x3F. Additionally, the host bridge architecture section of the
PCI System Design Guide
defines the bus number register (0x40), the subordinate bus number register (0x41), and the
disconnect counter register (0x42).
With the exception of the PCI command, PCI status, and subordinate bus number registers,
all of the PCI registers are read-only on the MPC106. Table 3-11 summarizes the PCI
configuration registers of the MPC106. Detailed descriptions of these registers are provided
in the
PCI Local Bus Specification
.
Table 3-11. PCI Configuration Space Header Summary
Address
Offset
Register Name
Description
00
Vendor ID
Identifies the manufacturer of the device (0x1057 = Motorola)
02
Device ID
Identifies the particular device (0x0002 = MPC106)
04
PCI command
Provides coarse control over a device’s ability to generate and respond
to PCI bus cycles (see Section 3.2.3.1, “PCI Command Register,” for
more information)
06
PCI status
Records status information for PCI bus-related events (see
Section 3.2.3.2, “PCI Status Register,” for more information)
08
Revision ID
Specifies a device-specific revision code (assigned by Motorola)
09
Standard programming
interface
Identifies the register-level programming interface
of the MPC106 (0x00)
0A
Subclass code
Identifies more specifically the function of the MPC106
(0x00 = host bridge)
0B
Base class code
Broadly classifies the type of function the MPC106 performs
(0x06 = bridge device)
0C
Cache line size
Specifies the system cache line size
0D
Latency timer
Specifies the value of the latency timer for this bus master in PCI bus
clock units
0E
Header type
Bits 0–6 identify the layout of bytes 10–3F; bit 7 indicates a multifunction
device. The MPC106 uses the most common header type (0x00)
0F
BIST control
Optional register for control and status of built-in self test (BIST)
10–33
—
Reserved on the MPC106
34–3B
—
Reserved for future use by PCI
3C
Interrupt line
Contains interrupt line routing information
3D
Interrupt pin
Indicates which interrupt pin the device (or function) uses
(0x00 = no interrupt pin)
3E
MIN GNT
Specifies the length of the device’s burst period
(0x00 indicates that the MPC106 has no major requirements for the
settings of latency timers)
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