參數(shù)資料
型號(hào)： MPC106
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 393/398頁
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代理商： MPC106
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MOTOROLA
Index
Index-7
INDEX
Memory interface
buffer mode parameters,
6-2
configuration registers,
3-36
DRAM/EDO
address
multiplexing
,
6-9
interface operation,
6-7
SDRAM address multiplexing,
6-42
see also
DRAM/EDO interface
ECC error,
9-8
error detection,
9-7
errors within a
nibble
,
9-8
features list,
1-3
fetch
,
6-64
Flash interface
1-Mbyte Flash system,
6-62
cacheability restrictions,
6-63
description,
6-60
interface timing,
6-65
memory write timing,
6-68
parity/ECC signals,
6-6
single-byte read timing,
6-66
write operations,
6-67
Flash write error,
9-6
memory configurations,
6-11
,
6-12
overview,
1-5
,
6-1
page
,
6-10
physical memory
,
9-7
power management support,
6-28
,
6-58
read data parity error,
9-7
refresh overflow error,
9-8
registers
memory bank enable register,
3-40
,
6-10
memory boundary registers,
3-36
–
3-40
,
6-10
memory control configuration registers,
3-42
memory page mode register,
3-41
ROM interface
16-Mbyte ROM system,
6-61
burst read timing,
6-65
cacheability restrictions,
6-63
description,
6-60
interface timing,
6-63
select error,
9-8
signal buffering,
6-2
signals,
2-26
system memory
,
6-1
,
9-8
Memory page mode register,
3-41
MICR (memory interface configuration) registers,
6-
10
,
6-45
Misaligned 60x data transfer,
4-16
Mode-set command, SDRAM,
6-47
,
6-55
MPC106
aligned scalars, address modification,
B-6
block diagram,
1-2
default mode,
A-3
device programming,
3-1
DRAM/EDO interface use,
6-1
major functional units,
1-4
PCI bus master,
7-2
PCI bus/memory controller features,
1-1
PCI sideband signals,
7-26
PCI target,
7-2
Multiprocessor implementations
address pipelining/split-bus capability,
4-7
multiprocessor configuration,
4-3
Munging
for 60x processors,
B-1
munged memory image, LE mode,
B-7
N
Nap mode
description,
1-6
,
A-3
memory refresh,
6-28
PMCR bit settings,
3-26
QREQ signal,
A-1
special cycle, PCI,
7-22
Nibble
,
see
Errors
NMI (nonmaskable interrupt) signal,
2-41
,
9-5
,
9-10
P
PAR (PCI parity) signal,
2-37
,
7-25
PAR
n
(data parity/ECC) signals,
2-30
PCI
interface
address bus decoding,
7-6
,
A-7
address/data parity error,
7-13
,
9-8
big-endian mode, four-byte transfer,
B-3
burst operation,
7-3
bus arbitration,
7-3
bus commands,
7-4
bus error signals,
9-5
bus protocol,
7-3
bus transactions
fast back-to-back transactions,
7-14
interrupt-acknowledge transaction,
7-21
legend for timing diagrams,
7-8
read transactions,
7-9
special-cycle transaction,
7-22
transaction termination,
7-11
write transactions,
7-10
byte alignment,
7-8
,
B-2
byte ordering,
7-2
,
B-1
cache wrap mode,
7-6
configuration cycles,
7-15
configuration header,
7-15
configuration space addressing,
7-7
data transfers,
7-3
error detection and reporting,
7-25
,
9-5
,
9-8
error transactions,
7-25
exclusive access,
7-23
相關(guān)PDF資料
PDF描述
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MPC509 Highly Integrated, Low-Power, 32-Bit Microcontroller
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MPC5200CBV266 MPC5200 Hardware Specifications
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參數(shù)描述
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MPC106ARX66TE 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller
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