參數(shù)資料
型號(hào)： MPC106
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 35/398頁(yè)
文件大小： 1112K
代理商： MPC106
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1-4
MPC106 PCIB/MC User's Manual
MOTOROLA
IEEE 1149.1-compliant, JTAG boundary-scan interface
304-pin ball grid array (BGA) package
1.2 MPC106 Major Functional Units
The MPC106 consists of the following major functional units:
60x processor interface
Secondary (L2) cache/multiple processor interface
Memory interface
PCI interface
This section describes each of these functional units.
1.2.1 60x Processor Interface
The MPC106 supports a programmable interface to a variety of PowerPC microprocessors
operating at select bus speeds. The 60x address bus is 32 bits wide and the data bus is 64
bits wide. The 60x processor interface of the MPC106 uses a subset of the 60x bus protocol,
supporting single-beat and burst data transfers. The address and data buses are decoupled
to support pipelined transactions.
Two signals on the MPC106, LBCLAIM (local bus slave claim) and DBGLB (data bus
grant local bus slave), are provided for an optional local bus slave. However, the local bus
slave must be capable of generating the TA (transfer acknowledge) signal to interact with
the 60x processor(s).
Depending on the system implementation, the processor bus may operate at the PCI bus
clock rate, or at two or three times the PCI bus clock rate. The 60x processor bus is
synchronous, with all timing relative to the rising edge of the 60x bus clock.
1.2.2 Secondary (L2) Cache/Multiple Processor Interface
The MPC106 provides support for the following configurations of 60x processors and L2
cache:
Up to four 60x processors with no L2 cache
A single 60x processor plus a direct-mapped, lookaside, L2 cache using the internal
L2 cache controller of the MPC106
Up to four 60x processors plus an externally controlled L2 cache (such as the
Motorola MPC2604GA integrated L2 lookaside cache)
The internal L2 cache controller generates the arbitration and support signals necessary to
maintain a write-through or write-back L2 cache. The internal L2 cache controller supports
either asynchronous SRAMs, pipelined burst SRAMs, or synchronous burst SRAMs, using
byte parity for data error detection.
相關(guān)PDF資料
PDF描述
MPC107 32-Bit Microprocessor(32位微處理器)
MPC505 Highly Integrated, Low-Power, 32-Bit Microcontroller
MPC509 Highly Integrated, Low-Power, 32-Bit Microcontroller
MPC5200BV400 MPC5200 Hardware Specifications
MPC5200CBV266 MPC5200 Hardware Specifications
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參數(shù)描述
MPC106ARX66CE 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller
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MPC106ARX66DE 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller
MPC106ARX66DG 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller
MPC106ARX66TE 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller
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