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參數(shù)資料
| 型號： | MC68360FE25 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 25 MHz, RISC PROCESSOR, CQFP240 |
| 封裝： | CERAMIC, QFP-240 |
| 文件頁數(shù)： | 804/962頁 |
| 文件大?。?/td> | 26435K |
| 代理商： | MC68360FE25 |
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Electrical Characteristics
10-10
MC68360 USER’S MANUAL
10.9 BUS OPERATION AC TIMING SPECIFICATIONS (CONTINUED)
Num.
Characteristic
Symbol
3.3 V/5.0 V
5.0V
Unit
25.0 MHz
33.34MHz
Min
Max
Min
Max
21A11 R/W High to CS Asserted
tRACA
30
—
ns
22
R/W Low to DS Asserted (Write)
tRASA
47
—
36
—
ns
23
CLKO1 High to Data-Out, Parity-Out Valid
tCHDO
—23
—15
ns
23A
CLKO1 High to parity Valid
tCHPV
—25
—15
ns
23B
Parity Valid to CAS low
tPVCL
3—
ns
2412
Data-Out, Parity-Out Valid to Negating Edge of AS , CS,
WE
, (Fast Termination Write)
tDVASN
10
—
7.5
—
ns
2512
DS
, CS, WE Negated to Data-Out, Parity-Out Invalid (Data-
Out, Parity-Out Hold)
tSNDOI
10
—
7.5
—
ns
25A13 CS Negated to Data-Out, Parity-Out Invalid (Data-Out, Par-
ity-Out Hold)
tCNDOI
35
—
25
—
ns
26
Data-Out, Parity-Out Valid to DS Asserted (Write)
tDVSA
10
—
7.5
—
ns
2715
Data-In, Parity-In to CLKO1 Low (Data Setup)
tDICL
1—
1
—
ns
27B14 Data-In, Parity-In Valid to CLKO1 Low (Data Setup)
tDICL
20
—
15
—
ns
27A
Late BERR , HALT, BKPT Asserted to CLKO1 Low (Setup
Time)
tBELCL
10
—
7.5
—
ns
2818
AS
, DS Negated to DSACK , BERR , HALT Negated
tSNDN
0
50
0
37.5
ns
294
DS
, CS, OENegated to Data-In, Parity-In Invalid (Data-In,
Parity-In Hold)
tSNDI
0—
0
—
ns
29A4
DS
, CS, OENegated to Data-In High Impedance
tSHDI
—
40
—
30
ns
304
CLKO1 Low to Data-In, Parity-In Invalid (Fast Termination
Hold)
tCLDI
10
—
7.5
—
ns
30A4
CLKO1 Low to Data-In High Impendance
tCLDH
—
60
—
45
ns
315,15 DSACK Asserted to Data-In, Parity-In Valid
tDADI
—
32
—
24
ns
31A
DSACK
Asserted to DSACK Valid (Skew)
tDADV
—
10
—
7.5
ns
31B5,14 DSACK Asserted to Data-In, Parity-In Valid
tDADI
—
35
—
26
ns
32
HALT
and RESET Input Transition Time
tHRrf
—
140
—
ns
33
CLKO1 High to BG Asserted
tCLBA
—
20
—
15
ns
34
CLKO1 High to BG Negated
tCLBN
—
20
22.5
15
ns
356
BR
Asserted to BG Asserted (RMC Not Asserted)
tBRAGA
1
—
1
—
CLKO1
37
BGACK
Asserted to BG Negated
tGAGN
1
2.5
1
2.5
CLKO1
39
BG
Width Negated
tGH
2
—
2
—
CLKO1
39A
BG
Width Asserted
tGA
1
—
1
—
CLKO1
46
R/W Width Asserted (Write or Read)
tRWA
100
—
75
—
ns
46A
R/W Width Asserted (Fast Termination Write or Read)
tRWAS
75
—
56
—
ns
47A
Asynchronous Input Setup Time
tAIST
5—
4
—
ns
47B
Asynchronous Input Hold Time
tAIHT
10
—
7.5
—
ns
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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