參數(shù)資料
型號(hào)： MC68360FE25
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 25 MHz, RISC PROCESSOR, CQFP240
封裝： CERAMIC, QFP-240
文件頁數(shù)： 317/962頁
文件大?。?/td> 26435K
代理商： MC68360FE25
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SDMA Channels
7-60
MC68360 USER’S MANUAL
Bits 15, 12, 11, 7, 2—Reserved
FRZ1–FRZ0—Freeze
These bits determine the action to be taken when the FREEZE signal is asserted. The
SDMA negates BR and keeps it negated until FREEZE is negated or a reset occurs.
00 = The SDMA channels ignore the FREEZE signal.
01 = Reserved.
10 = The SDMA channels freeze on the next bus cycle.
11 = Reserved.
SISM—SDMA Interrupt Service Mask
These bits contain the interrupt service mask. When the interrupt service level on the IMB
is greater than the interrupt service mask, the SDMA relinquishes the bus and negates
the internal bus request to the IMB until the interrupt level service is less than or equal to
the interrupt service mask.
NOTE
This value should be programmed to 7 for typical user applica-
tions. This level gives the SDMA channels priority over all inter-
rupt handlers.
SAID—SDMA Arbitration ID
These bits establish bus arbitration priority level among modules that have the capability
of becoming bus master. In the QUICC, the DRAM refresh controller, IDMAs, SDMAs, and
external bus masters can obtain bus mastership. The SDMA channel arbitration ID is de-
termined by these bits. Zero is the lowest priority, and seven is the highest priority.
NOTE
This value should be programmed to 4 for typical user applica-
tions. This value should always be programmed to a value larger
than the arbitration IDs for the two IDMA channels. The user
must program this field to 7 when the QUICC is configured in
slave mode.
INTE—Interrupt Error
This bit enables the SBER status bit in the SDSR.
0 = A zero masks the interrupt generated by the corresponding bit in the SDSR. If a
bus error occurs while the SDMA is bus master, the channel does not generate an
interrupt to the QUICC interrupt controller. The SBER bit is still set in the SDSR.
1 = If a bus error occurs while the SDMA is bus master, the channel generates an in-
terrupt to the QUICC interrupt controller and sets the SBER bit in the SDSR.
15
14
13
12
11
10
9876543210
—
FRZ
—
SISM
—
SAID
—
INTE
INTB
F
re
e
sc
a
le
S
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o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
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PDF描述
MC68360CFE25 RISC MICROCONTROLLER, CQFP240
MC68EN360FE25 RISC MICROCONTROLLER, CQFP240
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MC68EN360RC25V RISC MICROCONTROLLER, CPGA241
MC68MH360FE25 RISC MICROCONTROLLER, CQFP240
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MC68360FE25V 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual
MC68360FE33 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual
MC68360FE33C 制造商:Motorola Inc 功能描述:
MC68360RC25 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual
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